JPH01150366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01150366A JPH01150366A JP30903587A JP30903587A JPH01150366A JP H01150366 A JPH01150366 A JP H01150366A JP 30903587 A JP30903587 A JP 30903587A JP 30903587 A JP30903587 A JP 30903587A JP H01150366 A JPH01150366 A JP H01150366A
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- Japan
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- insulating
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 16
- 150000001875 compounds Chemical class 0.000 claims description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 4
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- 238000005516 engineering process Methods 0.000 description 2
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速動作用ＪＦＥＴに適した半導体装置の製
造方法に関するものである。
造方法に関するものである。
従来の技術
従来の技術を、ＩｎＰ基板上に形成するＪＦＩＣＴを例
に説明する。第３図にＦｅ添加半絶縁性ＩｎＰ基板１上
に形成したＦＩＣＴを示す。前記基板１上にｎ型ＩｎＧ
ａＡｓ＋層２を例えば液相成長法により形成する。なお
成長法は気相成長法、有機金属を用いた気相成長法であ
るＭＯＶＰＩＣ法１分子線全１分子線ＢＥ法が用いる事
ができる。次にゲート部としてＺｎ等のｐ型不純物を拡
散又はイオン注入により添加しｐ型頭域３を形成する。
に説明する。第３図にＦｅ添加半絶縁性ＩｎＰ基板１上
に形成したＦＩＣＴを示す。前記基板１上にｎ型ＩｎＧ
ａＡｓ＋層２を例えば液相成長法により形成する。なお
成長法は気相成長法、有機金属を用いた気相成長法であ
るＭＯＶＰＩＣ法１分子線全１分子線ＢＥ法が用いる事
ができる。次にゲート部としてＺｎ等のｐ型不純物を拡
散又はイオン注入により添加しｐ型頭域３を形成する。
ゲート部にはｐ型電極４例えばムｕ／Ｚｎ／ムＵやＯｒ
／Ｐｔ／ムＵを形成しゲート６とする。ｎ型電極ムＵ
／Ｓｎをドレイン電極６、ソース電極７として形成して
、ドレイン８．ソース９を形成する。この様にして形成
さｎたＪＦＩＣＴでは、ゲート長は、パターン形成時に
露光によるマスク寸法で決まる。
／Ｐｔ／ムＵを形成しゲート６とする。ｎ型電極ムＵ
／Ｓｎをドレイン電極６、ソース電極７として形成して
、ドレイン８．ソース９を形成する。この様にして形成
さｎたＪＦＩＣＴでは、ゲート長は、パターン形成時に
露光によるマスク寸法で決まる。
従ってゲート長を狭くして接合容量を減少させ高速動作
させるのが難しい。
させるのが難しい。
発明が解決しようとする問題点
従来の技術によれば、ゲート容量を低減させるためにゲ
ート長を狭くしなければならないが、露光によるパター
ン形成時すなわちマスクパターンによって決まってしま
う。また、ゲート長が狭くなればゲート電極を形成する
事がプロセス上難しくなる。そのため、初めにゲート電
極を形成し、それをマスクにしてゲートをメサエッチン
グ等によってセルファラインに形成する工程もあるが、
それでもやはりマスク幅によって決められてしまう。本
発明は、マスク寸法で決められた幅より狭いゲート長を
有するＪＦＥＴを容易に作製できる工程を提供する事を
目的としている。
ート長を狭くしなければならないが、露光によるパター
ン形成時すなわちマスクパターンによって決まってしま
う。また、ゲート長が狭くなればゲート電極を形成する
事がプロセス上難しくなる。そのため、初めにゲート電
極を形成し、それをマスクにしてゲートをメサエッチン
グ等によってセルファラインに形成する工程もあるが、
それでもやはりマスク幅によって決められてしまう。本
発明は、マスク寸法で決められた幅より狭いゲート長を
有するＪＦＥＴを容易に作製できる工程を提供する事を
目的としている。
問題点を解決するための手段
前述の問題点を解決するために、本発明は半絶縁性化合
物半導体基板上に第一の導電型の半導体層と前記半導体
層とエツチング選択比が十分大きな半絶縁性半導体層を
エピタキシャル成長する工程と、前記半絶縁性層にスト
ライプ窓状のパターンを形成し、面方位及び組成に対し
て異方性を有するエツチングにより、前記ストライプ幅
より狭いストライプ状に前記第一の導電型の半導体層を
露出させる工程と、前記パターンを形成した基板上に第
二の導電型の半導体層をエピタキシャル成長する工程と
、前記基板を前記ストライプ状ノζターン残し、半絶縁
性半導体層までエツチングを施す工程とを含む方法であ
る。
物半導体基板上に第一の導電型の半導体層と前記半導体
層とエツチング選択比が十分大きな半絶縁性半導体層を
エピタキシャル成長する工程と、前記半絶縁性層にスト
ライプ窓状のパターンを形成し、面方位及び組成に対し
て異方性を有するエツチングにより、前記ストライプ幅
より狭いストライプ状に前記第一の導電型の半導体層を
露出させる工程と、前記パターンを形成した基板上に第
二の導電型の半導体層をエピタキシャル成長する工程と
、前記基板を前記ストライプ状ノζターン残し、半絶縁
性半導体層までエツチングを施す工程とを含む方法であ
る。
作用
本発明の手段による作用は次のようになる。マスクパタ
ーンによって決まるゲート長を狭くするために、異方性
エツチングの順テーパーのストライプ状の半絶縁性半導
体層上に埋込み成長を行って形成し、チャネルとなる層
にマスク幅より狭いｐ−ｎ接合と形成し、ＪＦＥＴのゲ
ート容量が低減さｎる。またゲート電極は順テーパパタ
ーン上の埋込み部分に形成さｎるのでゲート長の幅より
広い部分に容易に形成する事が可能である。
ーンによって決まるゲート長を狭くするために、異方性
エツチングの順テーパーのストライプ状の半絶縁性半導
体層上に埋込み成長を行って形成し、チャネルとなる層
にマスク幅より狭いｐ−ｎ接合と形成し、ＪＦＥＴのゲ
ート容量が低減さｎる。またゲート電極は順テーパパタ
ーン上の埋込み部分に形成さｎるのでゲート長の幅より
広い部分に容易に形成する事が可能である。
実施例
本発明の実施例として、Ｆｅ添加半絶縁性ＩｎＰ基板上
にＪＦＫＴを作製する場合について図面に従って説明す
る。第１図ａに示す様にＦｅ添加半絶縁性ＩｎＰ基板１
上に、ＭＯＶＰＫ法によりＦＥＴのチャネルとなるｎ型
ＩｎＧａＡｓＰ層１ｏ、ｙｅ添加した半絶縁性ＩｎＰ層
１１を順次エピタキシャル成長する。次に第１図すの様
に前記基板上にマスク１２を形成し、（０１１坊向に平
行にＨＣＪ／ＨｓＰＯ４エツチング液により（２１１）
面が露出し、なおｎ型ＩｎＧａＡｇＰ層１０が露出する
様にパターン１３を形成する。ＩｎＰ層１層上１ＨＣＩ
／Ｈ，ＰＯ４系エツチング液によｎば、約３６°の傾斜
をもつ（２１１）面でとまる異方性によりパターン１３
が形成される。ｎ型１ｎＧａムｇｐ層の露出部１４がＪ
ｉＦＥＴのｐ−ｎ接合部となり、ゲート容量が決まる。
にＪＦＫＴを作製する場合について図面に従って説明す
る。第１図ａに示す様にＦｅ添加半絶縁性ＩｎＰ基板１
上に、ＭＯＶＰＫ法によりＦＥＴのチャネルとなるｎ型
ＩｎＧａＡｓＰ層１ｏ、ｙｅ添加した半絶縁性ＩｎＰ層
１１を順次エピタキシャル成長する。次に第１図すの様
に前記基板上にマスク１２を形成し、（０１１坊向に平
行にＨＣＪ／ＨｓＰＯ４エツチング液により（２１１）
面が露出し、なおｎ型ＩｎＧａＡｇＰ層１０が露出する
様にパターン１３を形成する。ＩｎＰ層１層上１ＨＣＩ
／Ｈ，ＰＯ４系エツチング液によｎば、約３６°の傾斜
をもつ（２１１）面でとまる異方性によりパターン１３
が形成される。ｎ型１ｎＧａムｇｐ層の露出部１４がＪ
ｉＦＥＴのｐ−ｎ接合部となり、ゲート容量が決まる。
マスク１２を除去した後に、第１図Ｃの様にＺｎｎ添加
型ＩｎＧａＡｓ５層１６を全面にパターン１３を埋込む
様にエピタキシャル成長を行う。次に第１図ｄに示す様
に前記基板のパターン１３上にマスク１６を形成し、マ
スク１６にて層１５および１１を選択的にエツチングし
ＪＦＫＴＴのゲート部１７を形成し、マスク１６を除去
して第１図６の様にソース電極７．ゲート電極４．ドレ
イン電極６を各々形成し、ＪＦＥＴが形成さ扛る。ＪＦ
ＫＴのゲート長は異方性エツチングによって形成さ【た
ｎ −ＩｎＧａＡｓＰ層の露出部１４であるが、Ｈ（／
／）１５ＰＯ４系エツチングによれば傾斜は約３６°を
有する（２１１）面で決まり、従って半絶縁性ＩｎＰ層
１１の膜厚が、ＭＯＶＰＩＣ法により制御性及び再現性
よく形成されるので、マスク１２によって形成される寸
法により、制御性、再現性よく、容易に狭くできる。ま
たゲート長に対して最上層のｐ型ＩｎＧａＡｓ層は幅広
いのでゲート電極を容易に形成でき、マスク１６をゲー
ト電極として、セルファラインにゲート部１７を形成す
る事も可能である。
型ＩｎＧａＡｓ５層１６を全面にパターン１３を埋込む
様にエピタキシャル成長を行う。次に第１図ｄに示す様
に前記基板のパターン１３上にマスク１６を形成し、マ
スク１６にて層１５および１１を選択的にエツチングし
ＪＦＫＴＴのゲート部１７を形成し、マスク１６を除去
して第１図６の様にソース電極７．ゲート電極４．ドレ
イン電極６を各々形成し、ＪＦＥＴが形成さ扛る。ＪＦ
ＫＴのゲート長は異方性エツチングによって形成さ【た
ｎ −ＩｎＧａＡｓＰ層の露出部１４であるが、Ｈ（／
／）１５ＰＯ４系エツチングによれば傾斜は約３６°を
有する（２１１）面で決まり、従って半絶縁性ＩｎＰ層
１１の膜厚が、ＭＯＶＰＩＣ法により制御性及び再現性
よく形成されるので、マスク１２によって形成される寸
法により、制御性、再現性よく、容易に狭くできる。ま
たゲート長に対して最上層のｐ型ＩｎＧａＡｓ層は幅広
いのでゲート電極を容易に形成でき、マスク１６をゲー
ト電極として、セルファラインにゲート部１７を形成す
る事も可能である。
この場合、極めて狭いゲート長に対しても、ゲート電極
は十分なコンタクト抵抗を得るに必要な電極面積を確保
する事が可能である。
は十分なコンタクト抵抗を得るに必要な電極面積を確保
する事が可能である。
また本発明の工程において、ソース、ドレイン抵抗を減
少させる方法について以下に示す。木工８において、ソ
ース、ドレインにｎ 領域１８を設けるためにイオン注
入をイオン注入条件（加速電圧１００〜２００に６Ｖ、
ドーズ量１０１４〜１０１５ｃｒＩＬ−２，７二−
に温度５００”Ｃ）で最適化しソース及びドレイン抵抗
をコンタクト抵抗も含め０．６〜０、了Ω以下にする。
少させる方法について以下に示す。木工８において、ソ
ース、ドレインにｎ 領域１８を設けるためにイオン注
入をイオン注入条件（加速電圧１００〜２００に６Ｖ、
ドーズ量１０１４〜１０１５ｃｒＩＬ−２，７二−
に温度５００”Ｃ）で最適化しソース及びドレイン抵抗
をコンタクト抵抗も含め０．６〜０、了Ω以下にする。
さらに低抵抗化のために、ゲート・チャネル間のＦａ添
加半絶縁性ＩｎＰをＨＣＪ系のエツチング液により選択
的に横方向にエツチングを施した後にイオン注入を行い
第２図に示した様なＪＦＥＴを形成する事により実現可
能である。
加半絶縁性ＩｎＰをＨＣＪ系のエツチング液により選択
的に横方向にエツチングを施した後にイオン注入を行い
第２図に示した様なＪＦＥＴを形成する事により実現可
能である。
発明の効果
本発明によれば、ＪＦＥＴにおけるゲート長はマスクパ
ターンで決まる最小幅より狭いものが、異方性エツチン
グによる順テーパのストライプ状パターンへの埋込み成
長により、容易形成する事ができる。製造方法上ゲート
長決定のパラメータとしての膜厚は、ＭＯＶＰＥ等の気
相成長や、ＭＢＥ等を用いて制御性、再現性、均一性と
も良好に形成する事が可能であり、マスク幅の設定もし
くは、膜厚の設定により、容易に制御性、再現性、均一
性にすぐｎたゲート部を作製する事が可能である。また
狭いゲートに対する電極は、（２１１）面で決まる順テ
ーパの幅であり、所望のマスクパターン幅により、膜厚
設定を変える事により、十分なコンタクト幅を確保する
事が可能である。
ターンで決まる最小幅より狭いものが、異方性エツチン
グによる順テーパのストライプ状パターンへの埋込み成
長により、容易形成する事ができる。製造方法上ゲート
長決定のパラメータとしての膜厚は、ＭＯＶＰＥ等の気
相成長や、ＭＢＥ等を用いて制御性、再現性、均一性と
も良好に形成する事が可能であり、マスク幅の設定もし
くは、膜厚の設定により、容易に制御性、再現性、均一
性にすぐｎたゲート部を作製する事が可能である。また
狭いゲートに対する電極は、（２１１）面で決まる順テ
ーパの幅であり、所望のマスクパターン幅により、膜厚
設定を変える事により、十分なコンタクト幅を確保する
事が可能である。
第１図は本発明の一実施例におけるＪＦＥＴの製造方法
を示す工程断面図、第２図は本発明の他の実施例方法に
よるＪＦＫＴの断面図、第３図は従来方法によるＦＩＴ
の断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、１ｏ・・・・・・
ｎ型ＩｎＧａＡｓＰ層、１１・・・・・・Ｆｅ添加Ｉｎ
Ｐ層、１３・・・・・・パターン、１６・・・・・・ｐ
型ＩｎＧａＡｓ層、１７・・・・・・ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＯ
−’ｎ’１ＩｎＧｄ３Ｐ４１ 第１図 ゛トーＦｅＪ”°″、Ｐ４ト・−ｐ
し１ン 第３図
を示す工程断面図、第２図は本発明の他の実施例方法に
よるＪＦＫＴの断面図、第３図は従来方法によるＦＩＴ
の断面図である。 １・・・・・・半絶縁性ＩｎＰ基板、１ｏ・・・・・・
ｎ型ＩｎＧａＡｓＰ層、１１・・・・・・Ｆｅ添加Ｉｎ
Ｐ層、１３・・・・・・パターン、１６・・・・・・ｐ
型ＩｎＧａＡｓ層、１７・・・・・・ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＩＯ
−’ｎ’１ＩｎＧｄ３Ｐ４１ 第１図 ゛トーＦｅＪ”°″、Ｐ４ト・−ｐ
し１ン 第３図
Claims (1)
- 半絶縁性化合物半導体基板上に第一の導電型の半導体
層と前記半導体層とエッチング選択比が十分大きな半絶
縁性半導体層をエピタキシャル成長する工程と、前記半
絶縁性層にストライプ窓状のパターンを形成し、面方位
及び組成に対して異方性を有するエッチングにより、前
記ストライプ幅より狭いストライプ状に前記第一の導電
型の半導体層を露出させる工程と、前記パターンを形成
した基板上に第二の導電型の半導体層をエピタキシャル
成長する工程と、前記基板を前記ストライプ状パターン
残し、半絶縁性半導体層までエッチングを施す工程とを
含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30903587A JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30903587A JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01150366A true JPH01150366A (ja) | 1989-06-13 |
Family
ID=17988096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30903587A Pending JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01150366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
-
1987
- 1987-12-07 JP JP30903587A patent/JPH01150366A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
| JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
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