JPH01150366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01150366A JPH01150366A JP30903587A JP30903587A JPH01150366A JP H01150366 A JPH01150366 A JP H01150366A JP 30903587 A JP30903587 A JP 30903587A JP 30903587 A JP30903587 A JP 30903587A JP H01150366 A JPH01150366 A JP H01150366A
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- JP
- Japan
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- layer
- semi
- pattern
- insulating
- semiconductor layer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 16
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- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 4
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- 238000005516 engineering process Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高速動作用JFETに適した半導体装置の製
造方法に関するものである。
造方法に関するものである。
従来の技術
従来の技術を、InP基板上に形成するJFICTを例
に説明する。第3図にFe添加半絶縁性InP基板1上
に形成したFICTを示す。前記基板1上にn型InG
aAs+層2を例えば液相成長法により形成する。なお
成長法は気相成長法、有機金属を用いた気相成長法であ
るMOVPIC法1分子線全1分子線BE法が用いる事
ができる。次にゲート部としてZn等のp型不純物を拡
散又はイオン注入により添加しp型頭域3を形成する。
に説明する。第3図にFe添加半絶縁性InP基板1上
に形成したFICTを示す。前記基板1上にn型InG
aAs+層2を例えば液相成長法により形成する。なお
成長法は気相成長法、有機金属を用いた気相成長法であ
るMOVPIC法1分子線全1分子線BE法が用いる事
ができる。次にゲート部としてZn等のp型不純物を拡
散又はイオン注入により添加しp型頭域3を形成する。
ゲート部にはp型電極4例えばムu/Zn/ムUやOr
/Pt/ムUを形成しゲート6とする。n型電極ムU
/Snをドレイン電極6、ソース電極7として形成して
、ドレイン8.ソース9を形成する。この様にして形成
さnたJFICTでは、ゲート長は、パターン形成時に
露光によるマスク寸法で決まる。
/Pt/ムUを形成しゲート6とする。n型電極ムU
/Snをドレイン電極6、ソース電極7として形成して
、ドレイン8.ソース9を形成する。この様にして形成
さnたJFICTでは、ゲート長は、パターン形成時に
露光によるマスク寸法で決まる。
従ってゲート長を狭くして接合容量を減少させ高速動作
させるのが難しい。
させるのが難しい。
発明が解決しようとする問題点
従来の技術によれば、ゲート容量を低減させるためにゲ
ート長を狭くしなければならないが、露光によるパター
ン形成時すなわちマスクパターンによって決まってしま
う。また、ゲート長が狭くなればゲート電極を形成する
事がプロセス上難しくなる。そのため、初めにゲート電
極を形成し、それをマスクにしてゲートをメサエッチン
グ等によってセルファラインに形成する工程もあるが、
それでもやはりマスク幅によって決められてしまう。本
発明は、マスク寸法で決められた幅より狭いゲート長を
有するJFETを容易に作製できる工程を提供する事を
目的としている。
ート長を狭くしなければならないが、露光によるパター
ン形成時すなわちマスクパターンによって決まってしま
う。また、ゲート長が狭くなればゲート電極を形成する
事がプロセス上難しくなる。そのため、初めにゲート電
極を形成し、それをマスクにしてゲートをメサエッチン
グ等によってセルファラインに形成する工程もあるが、
それでもやはりマスク幅によって決められてしまう。本
発明は、マスク寸法で決められた幅より狭いゲート長を
有するJFETを容易に作製できる工程を提供する事を
目的としている。
問題点を解決するための手段
前述の問題点を解決するために、本発明は半絶縁性化合
物半導体基板上に第一の導電型の半導体層と前記半導体
層とエツチング選択比が十分大きな半絶縁性半導体層を
エピタキシャル成長する工程と、前記半絶縁性層にスト
ライプ窓状のパターンを形成し、面方位及び組成に対し
て異方性を有するエツチングにより、前記ストライプ幅
より狭いストライプ状に前記第一の導電型の半導体層を
露出させる工程と、前記パターンを形成した基板上に第
二の導電型の半導体層をエピタキシャル成長する工程と
、前記基板を前記ストライプ状ノζターン残し、半絶縁
性半導体層までエツチングを施す工程とを含む方法であ
る。
物半導体基板上に第一の導電型の半導体層と前記半導体
層とエツチング選択比が十分大きな半絶縁性半導体層を
エピタキシャル成長する工程と、前記半絶縁性層にスト
ライプ窓状のパターンを形成し、面方位及び組成に対し
て異方性を有するエツチングにより、前記ストライプ幅
より狭いストライプ状に前記第一の導電型の半導体層を
露出させる工程と、前記パターンを形成した基板上に第
二の導電型の半導体層をエピタキシャル成長する工程と
、前記基板を前記ストライプ状ノζターン残し、半絶縁
性半導体層までエツチングを施す工程とを含む方法であ
る。
作用
本発明の手段による作用は次のようになる。マスクパタ
ーンによって決まるゲート長を狭くするために、異方性
エツチングの順テーパーのストライプ状の半絶縁性半導
体層上に埋込み成長を行って形成し、チャネルとなる層
にマスク幅より狭いp−n接合と形成し、JFETのゲ
ート容量が低減さnる。またゲート電極は順テーパパタ
ーン上の埋込み部分に形成さnるのでゲート長の幅より
広い部分に容易に形成する事が可能である。
ーンによって決まるゲート長を狭くするために、異方性
エツチングの順テーパーのストライプ状の半絶縁性半導
体層上に埋込み成長を行って形成し、チャネルとなる層
にマスク幅より狭いp−n接合と形成し、JFETのゲ
ート容量が低減さnる。またゲート電極は順テーパパタ
ーン上の埋込み部分に形成さnるのでゲート長の幅より
広い部分に容易に形成する事が可能である。
実施例
本発明の実施例として、Fe添加半絶縁性InP基板上
にJFKTを作製する場合について図面に従って説明す
る。第1図aに示す様にFe添加半絶縁性InP基板1
上に、MOVPK法によりFETのチャネルとなるn型
InGaAsP層1o、ye添加した半絶縁性InP層
11を順次エピタキシャル成長する。次に第1図すの様
に前記基板上にマスク12を形成し、(011坊向に平
行にHCJ/HsPO4エツチング液により(211)
面が露出し、なおn型InGaAgP層10が露出する
様にパターン13を形成する。InP層1層上1HCI
/H,PO4系エツチング液によnば、約36°の傾斜
をもつ(211)面でとまる異方性によりパターン13
が形成される。n型1nGaムgp層の露出部14がJ
iFETのp−n接合部となり、ゲート容量が決まる。
にJFKTを作製する場合について図面に従って説明す
る。第1図aに示す様にFe添加半絶縁性InP基板1
上に、MOVPK法によりFETのチャネルとなるn型
InGaAsP層1o、ye添加した半絶縁性InP層
11を順次エピタキシャル成長する。次に第1図すの様
に前記基板上にマスク12を形成し、(011坊向に平
行にHCJ/HsPO4エツチング液により(211)
面が露出し、なおn型InGaAgP層10が露出する
様にパターン13を形成する。InP層1層上1HCI
/H,PO4系エツチング液によnば、約36°の傾斜
をもつ(211)面でとまる異方性によりパターン13
が形成される。n型1nGaムgp層の露出部14がJ
iFETのp−n接合部となり、ゲート容量が決まる。
マスク12を除去した後に、第1図Cの様にZnn添加
型InGaAs5層16を全面にパターン13を埋込む
様にエピタキシャル成長を行う。次に第1図dに示す様
に前記基板のパターン13上にマスク16を形成し、マ
スク16にて層15および11を選択的にエツチングし
JFKTTのゲート部17を形成し、マスク16を除去
して第1図6の様にソース電極7.ゲート電極4.ドレ
イン電極6を各々形成し、JFETが形成さ扛る。JF
KTのゲート長は異方性エツチングによって形成さ【た
n −InGaAsP層の露出部14であるが、H(/
/)15PO4系エツチングによれば傾斜は約36°を
有する(211)面で決まり、従って半絶縁性InP層
11の膜厚が、MOVPIC法により制御性及び再現性
よく形成されるので、マスク12によって形成される寸
法により、制御性、再現性よく、容易に狭くできる。ま
たゲート長に対して最上層のp型InGaAs層は幅広
いのでゲート電極を容易に形成でき、マスク16をゲー
ト電極として、セルファラインにゲート部17を形成す
る事も可能である。
型InGaAs5層16を全面にパターン13を埋込む
様にエピタキシャル成長を行う。次に第1図dに示す様
に前記基板のパターン13上にマスク16を形成し、マ
スク16にて層15および11を選択的にエツチングし
JFKTTのゲート部17を形成し、マスク16を除去
して第1図6の様にソース電極7.ゲート電極4.ドレ
イン電極6を各々形成し、JFETが形成さ扛る。JF
KTのゲート長は異方性エツチングによって形成さ【た
n −InGaAsP層の露出部14であるが、H(/
/)15PO4系エツチングによれば傾斜は約36°を
有する(211)面で決まり、従って半絶縁性InP層
11の膜厚が、MOVPIC法により制御性及び再現性
よく形成されるので、マスク12によって形成される寸
法により、制御性、再現性よく、容易に狭くできる。ま
たゲート長に対して最上層のp型InGaAs層は幅広
いのでゲート電極を容易に形成でき、マスク16をゲー
ト電極として、セルファラインにゲート部17を形成す
る事も可能である。
この場合、極めて狭いゲート長に対しても、ゲート電極
は十分なコンタクト抵抗を得るに必要な電極面積を確保
する事が可能である。
は十分なコンタクト抵抗を得るに必要な電極面積を確保
する事が可能である。
また本発明の工程において、ソース、ドレイン抵抗を減
少させる方法について以下に示す。木工8において、ソ
ース、ドレインにn 領域18を設けるためにイオン注
入をイオン注入条件(加速電圧100〜200に6V、
ドーズ量1014〜1015crIL−2,7二−
に温度500”C)で最適化しソース及びドレイン抵抗
をコンタクト抵抗も含め0.6〜0、了Ω以下にする。
少させる方法について以下に示す。木工8において、ソ
ース、ドレインにn 領域18を設けるためにイオン注
入をイオン注入条件(加速電圧100〜200に6V、
ドーズ量1014〜1015crIL−2,7二−
に温度500”C)で最適化しソース及びドレイン抵抗
をコンタクト抵抗も含め0.6〜0、了Ω以下にする。
さらに低抵抗化のために、ゲート・チャネル間のFa添
加半絶縁性InPをHCJ系のエツチング液により選択
的に横方向にエツチングを施した後にイオン注入を行い
第2図に示した様なJFETを形成する事により実現可
能である。
加半絶縁性InPをHCJ系のエツチング液により選択
的に横方向にエツチングを施した後にイオン注入を行い
第2図に示した様なJFETを形成する事により実現可
能である。
発明の効果
本発明によれば、JFETにおけるゲート長はマスクパ
ターンで決まる最小幅より狭いものが、異方性エツチン
グによる順テーパのストライプ状パターンへの埋込み成
長により、容易形成する事ができる。製造方法上ゲート
長決定のパラメータとしての膜厚は、MOVPE等の気
相成長や、MBE等を用いて制御性、再現性、均一性と
も良好に形成する事が可能であり、マスク幅の設定もし
くは、膜厚の設定により、容易に制御性、再現性、均一
性にすぐnたゲート部を作製する事が可能である。また
狭いゲートに対する電極は、(211)面で決まる順テ
ーパの幅であり、所望のマスクパターン幅により、膜厚
設定を変える事により、十分なコンタクト幅を確保する
事が可能である。
ターンで決まる最小幅より狭いものが、異方性エツチン
グによる順テーパのストライプ状パターンへの埋込み成
長により、容易形成する事ができる。製造方法上ゲート
長決定のパラメータとしての膜厚は、MOVPE等の気
相成長や、MBE等を用いて制御性、再現性、均一性と
も良好に形成する事が可能であり、マスク幅の設定もし
くは、膜厚の設定により、容易に制御性、再現性、均一
性にすぐnたゲート部を作製する事が可能である。また
狭いゲートに対する電極は、(211)面で決まる順テ
ーパの幅であり、所望のマスクパターン幅により、膜厚
設定を変える事により、十分なコンタクト幅を確保する
事が可能である。
第1図は本発明の一実施例におけるJFETの製造方法
を示す工程断面図、第2図は本発明の他の実施例方法に
よるJFKTの断面図、第3図は従来方法によるFIT
の断面図である。 1・・・・・・半絶縁性InP基板、1o・・・・・・
n型InGaAsP層、11・・・・・・Fe添加In
P層、13・・・・・・パターン、16・・・・・・p
型InGaAs層、17・・・・・・ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名IO
−’n’1InGd3P41 第1図 ゛トーFeJ”°″、P4ト・−p
し1ン 第3図
を示す工程断面図、第2図は本発明の他の実施例方法に
よるJFKTの断面図、第3図は従来方法によるFIT
の断面図である。 1・・・・・・半絶縁性InP基板、1o・・・・・・
n型InGaAsP層、11・・・・・・Fe添加In
P層、13・・・・・・パターン、16・・・・・・p
型InGaAs層、17・・・・・・ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名IO
−’n’1InGd3P41 第1図 ゛トーFeJ”°″、P4ト・−p
し1ン 第3図
Claims (1)
- 半絶縁性化合物半導体基板上に第一の導電型の半導体
層と前記半導体層とエッチング選択比が十分大きな半絶
縁性半導体層をエピタキシャル成長する工程と、前記半
絶縁性層にストライプ窓状のパターンを形成し、面方位
及び組成に対して異方性を有するエッチングにより、前
記ストライプ幅より狭いストライプ状に前記第一の導電
型の半導体層を露出させる工程と、前記パターンを形成
した基板上に第二の導電型の半導体層をエピタキシャル
成長する工程と、前記基板を前記ストライプ状パターン
残し、半絶縁性半導体層までエッチングを施す工程とを
含む半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30903587A JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30903587A JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01150366A true JPH01150366A (ja) | 1989-06-13 |
Family
ID=17988096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30903587A Pending JPH01150366A (ja) | 1987-12-07 | 1987-12-07 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01150366A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
-
1987
- 1987-12-07 JP JP30903587A patent/JPH01150366A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04211135A (ja) * | 1989-12-27 | 1992-08-03 | Electron & Telecommun Res Inst | 接合型電界効果トランジスターの製造方法 |
JP2011165763A (ja) * | 2010-02-05 | 2011-08-25 | Denso Corp | 半導体装置およびその製造方法 |
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