JP2900481B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2900481B2 JP2900481B2 JP2057345A JP5734590A JP2900481B2 JP 2900481 B2 JP2900481 B2 JP 2900481B2 JP 2057345 A JP2057345 A JP 2057345A JP 5734590 A JP5734590 A JP 5734590A JP 2900481 B2 JP2900481 B2 JP 2900481B2
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の半導体素子を備える半導体装置の製
造方法に関する。
造方法に関する。
第５図は、従来のこの種の製造方法を説明するための
図であり、２種のヘテロ接合形FETで構成されたインバ
ータの断面図を示す。半絶縁性GaAs基板１上にノンドー
プGaAs層２と、これより電子親和力が小さくドナー不純
物を含むｎ型のAlGaAs層３と、ｎ型のGaAs層４とが設け
られる。次に、ｎ型GaAs層４とｎ型のAlGaAs層３との一
部が選択的に除去れてゲート電極５設けられる。この
後、ｎ型のGaAs層４上にソース電極及びドレイン電極６
が形成され、更に絶縁幕７を介して配線８が形成され
る。
図であり、２種のヘテロ接合形FETで構成されたインバ
ータの断面図を示す。半絶縁性GaAs基板１上にノンドー
プGaAs層２と、これより電子親和力が小さくドナー不純
物を含むｎ型のAlGaAs層３と、ｎ型のGaAs層４とが設け
られる。次に、ｎ型GaAs層４とｎ型のAlGaAs層３との一
部が選択的に除去れてゲート電極５設けられる。この
後、ｎ型のGaAs層４上にソース電極及びドレイン電極６
が形成され、更に絶縁幕７を介して配線８が形成され
る。
ところで、一般にヘテロ接合形FETのゲート閾値電圧
である閾値電圧は、ゲート電極直下のｎ型AlGaAs層中の
不純物濃度及びこの層の厚さで決定される。したがっ
て、図示のインバータでは、これを構成するエンハンス
メントモード（以下Ｅモードと呼ぶ。）のFET素子とデ
ィプリーションモード（Ｄモードと呼ぶ。）のFET素子
とを同一基板上に作成するために、Ｅモード又はＤモー
ドのFET素子のいずれを形成するべき領域かに応じて、
その領域のAlGaAs層３の厚さを変えていた。すなわち、
AlGaAsからなる活性層の厚さを変化させることで閾値電
圧の異なるFET素子を同一基板上に形成できるのである
が、ゲート電極形成工程において比較的精度の要求され
るリセス（溝）エッチングを独立して２回繰り返す必要
があり、工程が複雑化していた。またエッチング方法に
はウエットエッチング及びドライエッチングがあるが、
いずれの方法を用いても、エッチング深さが異なる上記
のごときリセスエッチングを正確に制御して再現性よく
行うのは困難である。
である閾値電圧は、ゲート電極直下のｎ型AlGaAs層中の
不純物濃度及びこの層の厚さで決定される。したがっ
て、図示のインバータでは、これを構成するエンハンス
メントモード（以下Ｅモードと呼ぶ。）のFET素子とデ
ィプリーションモード（Ｄモードと呼ぶ。）のFET素子
とを同一基板上に作成するために、Ｅモード又はＤモー
ドのFET素子のいずれを形成するべき領域かに応じて、
その領域のAlGaAs層３の厚さを変えていた。すなわち、
AlGaAsからなる活性層の厚さを変化させることで閾値電
圧の異なるFET素子を同一基板上に形成できるのである
が、ゲート電極形成工程において比較的精度の要求され
るリセス（溝）エッチングを独立して２回繰り返す必要
があり、工程が複雑化していた。またエッチング方法に
はウエットエッチング及びドライエッチングがあるが、
いずれの方法を用いても、エッチング深さが異なる上記
のごときリセスエッチングを正確に制御して再現性よく
行うのは困難である。
その他、特開60−116178にも、閾値電圧の異なるＥモ
ード及びＤモードFET素子を同一基板上に形成する技術
が開示されている。簡単に説明すると、Ｅモード及びＤ
モードのｎ型AlGaAs層の厚みの差だけ予めAlGaAs層を設
け、リセスエッチングを行う前工程で、ＥモードのFET
素子のゲート電極形成予定領域を選択的に除去し、ゲー
ト電極形成工程をＥモード及びＤモードのFET素子で同
時に行う。しかしこの技術では、ＥモードFET素子のゲ
ート電極形成予定領域である狭い領域を再現性良く選択
的に除去しなければならない工程が増えているため、工
程が複雑化している。
ード及びＤモードFET素子を同一基板上に形成する技術
が開示されている。簡単に説明すると、Ｅモード及びＤ
モードのｎ型AlGaAs層の厚みの差だけ予めAlGaAs層を設
け、リセスエッチングを行う前工程で、ＥモードのFET
素子のゲート電極形成予定領域を選択的に除去し、ゲー
ト電極形成工程をＥモード及びＤモードのFET素子で同
時に行う。しかしこの技術では、ＥモードFET素子のゲ
ート電極形成予定領域である狭い領域を再現性良く選択
的に除去しなければならない工程が増えているため、工
程が複雑化している。
更に、エッチストップ層を設けることにより、Ｅモー
ドの高電子移動度トランジスタ（以下HEMTと呼ぶ。）と
ＤモードのHEMTとを同一基板上に実現させた製造技術
（固体素子コンフェレンス（1984年）論文集、p359〜p3
62）も知られている。第６図を用いて簡単に説明する
と、半絶縁性GaAs基板11上にノンドープGaAs層12と、Si
ドープAlGaAs層13と、上部層14、15、16とを分子線エピ
タキシィ（以下MBEと呼ぶ。）により結晶成長させる。
この上部層は、GaAs層14、16とこの間に埋め込まれた上
述のエッチストップ層即ちAlGaAs層15とからなる。次
に、上部層14、15、16とAlGaAs層13との一部が選択的に
除去されてゲート電極20が設けられる。この後、GaAs層
16上にソース電極及びドレイン電極21が形成され、更に
SiO2の絶縁膜17、18を介して配線19が形成される。
ドの高電子移動度トランジスタ（以下HEMTと呼ぶ。）と
ＤモードのHEMTとを同一基板上に実現させた製造技術
（固体素子コンフェレンス（1984年）論文集、p359〜p3
62）も知られている。第６図を用いて簡単に説明する
と、半絶縁性GaAs基板11上にノンドープGaAs層12と、Si
ドープAlGaAs層13と、上部層14、15、16とを分子線エピ
タキシィ（以下MBEと呼ぶ。）により結晶成長させる。
この上部層は、GaAs層14、16とこの間に埋め込まれた上
述のエッチストップ層即ちAlGaAs層15とからなる。次
に、上部層14、15、16とAlGaAs層13との一部が選択的に
除去されてゲート電極20が設けられる。この後、GaAs層
16上にソース電極及びドレイン電極21が形成され、更に
SiO2の絶縁膜17、18を介して配線19が形成される。
しかし、この技術においても、結晶成長させる時間が
長くなったり、いずれか一方の領域をゲート電極形成工
程の前工程で露出させる工程が必要になり、精度又は再
現性を要求される工程が増加し工程が複雑化するという
問題があった。
長くなったり、いずれか一方の領域をゲート電極形成工
程の前工程で露出させる工程が必要になり、精度又は再
現性を要求される工程が増加し工程が複雑化するという
問題があった。
更に、３種以上の閾値電圧を有する半導体素子を同一
半導体基板上に形成する簡易な方法な無かった。あえて
３種以上の閾値電圧を有する半導体素子を同一半導体基
板上に形成する場合には、半導体素子の種類に合わせて
活性層の厚さを変化させるため上記の方法を組み合わ
せ、精度又は再現性の要求される活性層のリセスエッチ
ングを３度以上繰り返すこと等が必要であった。
半導体基板上に形成する簡易な方法な無かった。あえて
３種以上の閾値電圧を有する半導体素子を同一半導体基
板上に形成する場合には、半導体素子の種類に合わせて
活性層の厚さを変化させるため上記の方法を組み合わ
せ、精度又は再現性の要求される活性層のリセスエッチ
ングを３度以上繰り返すこと等が必要であった。
そこで、上述の事情に鑑み、本発明は、動作のための
閾値電圧が異なる複数の半導体素子からなる半導体装置
を簡便、かつ、歩留まり良く得ることができる製造方法
を提供することを目的としている。
閾値電圧が異なる複数の半導体素子からなる半導体装置
を簡便、かつ、歩留まり良く得ることができる製造方法
を提供することを目的としている。
上述の目的を達成するため、本発明による複数の半導
体素子を備えた半導体装置の製造方法は、所定の結晶面
から僅かに傾けられた面方位の露出表面を有する半導体
基板上の所定領域に、上記所定の結晶面に一致する面方
位の露出表面を異方性エッチングにより形成する工程
と、上記所定の結晶面から僅かに傾けられた面方位の上
記露出表面と、上記所定の結晶面に一致する面方位の上
記露出表面とに、不純物を含む原料を供給し、該露出表
面の面方位に応じてキャリア密度の異なる複数の半導体
層を同時に結晶成長させる工程と、該複数の半導体層の
それぞれのキャリア密度に対応した閾値電圧で動作する
上述複数の半導体素子を上記半導体基板上に形成する工
程とを含むことを特徴とする。また、本発明による複数
の半導体素子を備えた半導体装置の製造方法は、半導体
基板上に、２種以上の面積の複数の面積領域で露出表面
が形成されるように、該半導体基板を部分的に覆うマス
クパターンを形成する工程と、該マスクパターンによっ
て覆われていない該面積領域内の露出表面に不純物を含
む原料を供給し、該露出表面の面積に応じてキャリア密
度の異なる複数の半導体層を同時に結晶成長させる工程
と、該複数の半導体層のそれぞれのキャリア密度に対応
した閾値電圧で動作する上記複数の半導体素子を上記半
導体基板上に形成する工程とを含むことを特徴としても
よい。また、本発明による複数の半導体素子を備えた半
導体装置の製造方法は、所定の結晶面から僅かに傾けら
れた面方位の露出表面を有する半導体基板上の所定領域
に、上記所定の結晶面に一致する面方位の露出表面を異
方性エッチングにより形成する工程と、上記半導体基板
上に、２種以上の面積の複数の面積領域で露出表面が形
成されるように、該半導体基板の上記所定の結晶面から
僅かに傾けられた面方位の上記露出表面を部分的に覆う
マスクパターンを形成する工程と、該マスクパターンに
よって覆われていない該面積領域内の露出表面に不純物
を含む原料を供給し、該露出表面の面積と面方位に応じ
てキャリア密度の異なる複数の半導体層を同時に結晶成
長させる工程と、該複数の半導体層のそれぞれのキャリ
ア密度に対応した閾値電圧で動作する上記複数の半導体
素子を上記半導体基板上に形成する工程とを含むことを
特徴としてもよい。
体素子を備えた半導体装置の製造方法は、所定の結晶面
から僅かに傾けられた面方位の露出表面を有する半導体
基板上の所定領域に、上記所定の結晶面に一致する面方
位の露出表面を異方性エッチングにより形成する工程
と、上記所定の結晶面から僅かに傾けられた面方位の上
記露出表面と、上記所定の結晶面に一致する面方位の上
記露出表面とに、不純物を含む原料を供給し、該露出表
面の面方位に応じてキャリア密度の異なる複数の半導体
層を同時に結晶成長させる工程と、該複数の半導体層の
それぞれのキャリア密度に対応した閾値電圧で動作する
上述複数の半導体素子を上記半導体基板上に形成する工
程とを含むことを特徴とする。また、本発明による複数
の半導体素子を備えた半導体装置の製造方法は、半導体
基板上に、２種以上の面積の複数の面積領域で露出表面
が形成されるように、該半導体基板を部分的に覆うマス
クパターンを形成する工程と、該マスクパターンによっ
て覆われていない該面積領域内の露出表面に不純物を含
む原料を供給し、該露出表面の面積に応じてキャリア密
度の異なる複数の半導体層を同時に結晶成長させる工程
と、該複数の半導体層のそれぞれのキャリア密度に対応
した閾値電圧で動作する上記複数の半導体素子を上記半
導体基板上に形成する工程とを含むことを特徴としても
よい。また、本発明による複数の半導体素子を備えた半
導体装置の製造方法は、所定の結晶面から僅かに傾けら
れた面方位の露出表面を有する半導体基板上の所定領域
に、上記所定の結晶面に一致する面方位の露出表面を異
方性エッチングにより形成する工程と、上記半導体基板
上に、２種以上の面積の複数の面積領域で露出表面が形
成されるように、該半導体基板の上記所定の結晶面から
僅かに傾けられた面方位の上記露出表面を部分的に覆う
マスクパターンを形成する工程と、該マスクパターンに
よって覆われていない該面積領域内の露出表面に不純物
を含む原料を供給し、該露出表面の面積と面方位に応じ
てキャリア密度の異なる複数の半導体層を同時に結晶成
長させる工程と、該複数の半導体層のそれぞれのキャリ
ア密度に対応した閾値電圧で動作する上記複数の半導体
素子を上記半導体基板上に形成する工程とを含むことを
特徴としてもよい。
半導体層の結晶成長工程において、異なる面方位を有
する半導体基板の露出表面上に形成される半導体層は、
その面方位に起因してキャリア密度が異なる。また、半
導体層の結晶成長工程において、マスクパターンによっ
て覆われていない露出表面上に選択的に形成される半導
体層は、その露出表面の面積差に起因してキャリア密度
が異なる。従って、露出表面の面方位及び面積の一方あ
るいは双方を変化させることで多様なキャリア密度を有
する複数の半導体層を形成することができる。この半導
体層上に所定の電極等を形成するならば、閾値電圧の異
なる複数の半導体素子を同一の半導体基板上に形成する
ことができる。すなわち、本願の製造方法によれば、各
半導体素子を動作させる閾値電圧に差を設けるために簡
易な前工程と単一の結晶成長工程とを要するのみであ
る。
する半導体基板の露出表面上に形成される半導体層は、
その面方位に起因してキャリア密度が異なる。また、半
導体層の結晶成長工程において、マスクパターンによっ
て覆われていない露出表面上に選択的に形成される半導
体層は、その露出表面の面積差に起因してキャリア密度
が異なる。従って、露出表面の面方位及び面積の一方あ
るいは双方を変化させることで多様なキャリア密度を有
する複数の半導体層を形成することができる。この半導
体層上に所定の電極等を形成するならば、閾値電圧の異
なる複数の半導体素子を同一の半導体基板上に形成する
ことができる。すなわち、本願の製造方法によれば、各
半導体素子を動作させる閾値電圧に差を設けるために簡
易な前工程と単一の結晶成長工程とを要するのみであ
る。
まず、本発明の原理について簡単に説明する。本発明
では、異なる閾値電圧で動作する複数の半導体素子（例
えば、FET）を作製するため、活性層となる半導体層の
厚さではなく、その不純物濃度を制御する。このような
不純物制御においては、半導体の結晶成長の特徴を利用
する。すなわち、不純物を含む半導体層のキャリア密度
（不純物濃度）が、半導体基板の露出表面の面方位又は
面積に依存して異なることを利用する。
では、異なる閾値電圧で動作する複数の半導体素子（例
えば、FET）を作製するため、活性層となる半導体層の
厚さではなく、その不純物濃度を制御する。このような
不純物制御においては、半導体の結晶成長の特徴を利用
する。すなわち、不純物を含む半導体層のキャリア密度
（不純物濃度）が、半導体基板の露出表面の面方位又は
面積に依存して異なることを利用する。
第３図は、半導体基板の露出表面について、結晶面方
位からの傾きの角度の有無がその上に結晶成長される半
導体層のキャリア密度に及ぼす影響を示したものであ
る。ここで、半導体基板としては、所定の結晶面である
（100）結晶面に一致する露出表面（以下just面と呼
ぶ。）を有するGaAs基板（以下just基板と呼ぶ。）と、
（100）結晶面の法線ベクトルを隣接した＜110＞方向に
向かって２°傾くように加工した露出表面、従って露出
表面の法線ベクトルと（100）結晶面の法線ベクトルと
のなす角が２°となっている露出表面（以下２°off面
と呼ぶ。）を有するGaAs基板（以下２°off基板と呼
ぶ。）とを使用した。このjust基板及び２°off基板上
に、有機金属気相成長法（以下OMVPE法と呼ぶ。）によ
りSiを意図的にドーピングしたGaAs（以下Si−GaAs）を
同一条件でエピタキシャル成長させ、このSi−GaAsの半
導体層を測定して得られたキャリア密度を示したのが第
３図である。縦軸を容量−電圧測定により求めたキャリ
ア密度（cm-3）とし、横軸を結晶成長させたSi−GaAs層
の深さとしている。実線はjust基板上に形成されたSi−
GaAs層のキャリア密度であり、点線は２°off基板上に
形成されたSi−GaAs層のキャリア密度である。図から明
らかなように、２°off基板上に形成されたSi−GaAs層
のほうが、just基板上に形成されたSi−GaAs層よりも、
1.7倍程度高いキャリア密度を有する。このようなキャ
リア密度の相違は、半導体基板の露出表面の面方位に応
じて、GaAsエピタキシャル成長時に取り込まれるSi原子
の量に差が生じることに起因すると考えられる。
位からの傾きの角度の有無がその上に結晶成長される半
導体層のキャリア密度に及ぼす影響を示したものであ
る。ここで、半導体基板としては、所定の結晶面である
（100）結晶面に一致する露出表面（以下just面と呼
ぶ。）を有するGaAs基板（以下just基板と呼ぶ。）と、
（100）結晶面の法線ベクトルを隣接した＜110＞方向に
向かって２°傾くように加工した露出表面、従って露出
表面の法線ベクトルと（100）結晶面の法線ベクトルと
のなす角が２°となっている露出表面（以下２°off面
と呼ぶ。）を有するGaAs基板（以下２°off基板と呼
ぶ。）とを使用した。このjust基板及び２°off基板上
に、有機金属気相成長法（以下OMVPE法と呼ぶ。）によ
りSiを意図的にドーピングしたGaAs（以下Si−GaAs）を
同一条件でエピタキシャル成長させ、このSi−GaAsの半
導体層を測定して得られたキャリア密度を示したのが第
３図である。縦軸を容量−電圧測定により求めたキャリ
ア密度（cm-3）とし、横軸を結晶成長させたSi−GaAs層
の深さとしている。実線はjust基板上に形成されたSi−
GaAs層のキャリア密度であり、点線は２°off基板上に
形成されたSi−GaAs層のキャリア密度である。図から明
らかなように、２°off基板上に形成されたSi−GaAs層
のほうが、just基板上に形成されたSi−GaAs層よりも、
1.7倍程度高いキャリア密度を有する。このようなキャ
リア密度の相違は、半導体基板の露出表面の面方位に応
じて、GaAsエピタキシャル成長時に取り込まれるSi原子
の量に差が生じることに起因すると考えられる。
第４図は、半導体基板の露出表面の面積がその上に結
晶成長される半導体層のキャリア密度に及ぼす影響を示
したものである。縦軸はホール測定により求めたキャリ
ア密度（cm-3）であり、横軸はＶ族元素のAsの原料であ
るアルシン（AsH3）とIII族元素のGaの原料であるトリ
メチルガリウム（TMG）との供給モル比すなわちV/III比
である。ここで、Siドーパントであるジシラン（Si
2H6）とIII族元素のGaの原料であるトリメチルガリウム
（TMG）との供給モル比は一定としている。白抜き四角
印によってプロットされたキャリア密度は、100μｍ幅
で露出しているGaAs基板上にSiドープGaAs（Si−GaAs）
を有機金属気相成長法（以下OMVPEと呼ぶ。）により選
択的に成長させたときのものである。白抜き丸印によっ
てプロットされたキャリア密度は、GaAs基板上に同様の
成長法によりバルク成長させたときのものである。例え
ば、V/III＝200の条件で、選択成長させたSi−GaAsは2.
8×1018cm-3のキャリア密度を示し、一方、バルク成長S
i−GaAsは1.6×1018cm-3のキャリア密度を示していた。
したがってこの場合、選択成長のSi−GaAsは、バルク成
長のSi−GaAsに比較して約1.75倍のキャリア密度を有す
る。これは、選択成長の場合の方がバルク成長の場合に
比べて半導体層の成長する露出表面が小さいので、単位
面積当たりの原料の供給が増大しているためと考えられ
る。
晶成長される半導体層のキャリア密度に及ぼす影響を示
したものである。縦軸はホール測定により求めたキャリ
ア密度（cm-3）であり、横軸はＶ族元素のAsの原料であ
るアルシン（AsH3）とIII族元素のGaの原料であるトリ
メチルガリウム（TMG）との供給モル比すなわちV/III比
である。ここで、Siドーパントであるジシラン（Si
2H6）とIII族元素のGaの原料であるトリメチルガリウム
（TMG）との供給モル比は一定としている。白抜き四角
印によってプロットされたキャリア密度は、100μｍ幅
で露出しているGaAs基板上にSiドープGaAs（Si−GaAs）
を有機金属気相成長法（以下OMVPEと呼ぶ。）により選
択的に成長させたときのものである。白抜き丸印によっ
てプロットされたキャリア密度は、GaAs基板上に同様の
成長法によりバルク成長させたときのものである。例え
ば、V/III＝200の条件で、選択成長させたSi−GaAsは2.
8×1018cm-3のキャリア密度を示し、一方、バルク成長S
i−GaAsは1.6×1018cm-3のキャリア密度を示していた。
したがってこの場合、選択成長のSi−GaAsは、バルク成
長のSi−GaAsに比較して約1.75倍のキャリア密度を有す
る。これは、選択成長の場合の方がバルク成長の場合に
比べて半導体層の成長する露出表面が小さいので、単位
面積当たりの原料の供給が増大しているためと考えられ
る。
よって、半導体基板上に、面方位の異なる露出表面と
面積の各種異なる露出表面とを、各種組み合わせて形成
することにより、これらの露出表面上に各種不純物濃度
の半導体層を同時に結晶成長させることができる。つま
り、予め簡便で精度を要求されないマスクパターン等を
準備するだけで、キャリア密度の様々に異なる半導体層
を一度の結晶成長工程で再現性良く得ることができる。
しかも、キャリア密度の異なる半導体層即ち活性層を半
導体基板上の所望の領域に形成できるので、閾値電圧の
異なる複数のFETを任意の設計で同一基板上に簡単に作
製することができる。
面積の各種異なる露出表面とを、各種組み合わせて形成
することにより、これらの露出表面上に各種不純物濃度
の半導体層を同時に結晶成長させることができる。つま
り、予め簡便で精度を要求されないマスクパターン等を
準備するだけで、キャリア密度の様々に異なる半導体層
を一度の結晶成長工程で再現性良く得ることができる。
しかも、キャリア密度の異なる半導体層即ち活性層を半
導体基板上の所望の領域に形成できるので、閾値電圧の
異なる複数のFETを任意の設計で同一基板上に簡単に作
製することができる。
第１図は、このような結晶成長の特徴と用いて閾値電
圧の異なる３種の半導体素子を同一基板上に作製する方
法を説明したものである。
圧の異なる３種の半導体素子を同一基板上に作製する方
法を説明したものである。
２°off基板31上の全露出表面を絶縁膜32（例えば、S
iNX又はSiO2）で覆い、フォトレジスト33により所定領
域に開口を有するパターンを形成し、絶縁層32をRIEに
より選択的にエッチングする。第１図（ａ）は、２°of
f基板上にエッチングされずに残った絶縁層32等の断面
図である。
iNX又はSiO2）で覆い、フォトレジスト33により所定領
域に開口を有するパターンを形成し、絶縁層32をRIEに
より選択的にエッチングする。第１図（ａ）は、２°of
f基板上にエッチングされずに残った絶縁層32等の断面
図である。
次に、この絶縁層32をマスクとして、硫酸：過酸化水
素水：水＝1:5:1のエッチング液によりGaAs基板31の異
方性エッチングを行なう。この結果形成される凹部の底
の露出表面31aはjust面となっている（第１図
（ｂ））。
素水：水＝1:5:1のエッチング液によりGaAs基板31の異
方性エッチングを行なう。この結果形成される凹部の底
の露出表面31aはjust面となっている（第１図
（ｂ））。
フォトレジストで２種以上の面積の領域からなる部分
で開口を有する所望のパターンを形成し、RIEにより露
出した絶縁膜32を選択的にエッチングする。これによ
り、フォトレジストのパターンに応じたマスクパターン
を得ることができる（第１図（ｃ））。尚、露出表面31
b及び露出表面31cは、２°off面のままである。第２図
は、第１図（ｃ）の半導体基板の平面図であり、絶縁膜
32の除去された面積領域を示した図である。絶縁膜32に
囲まれた面積領域内にある露出表面31cは、絶縁膜32に
囲まれていない面積領域内にある露出表面31bよりも高
いキャリア密度の活性領域を備える半導体素子が形成さ
れるべき領域である。異方性エッチングによりjust面に
形成された露出表面31aは、２°off面のままの露出表面
31bよりも低いキャリア密度の活性領域を備える半導体
素子が形成されるべき領域である。
で開口を有する所望のパターンを形成し、RIEにより露
出した絶縁膜32を選択的にエッチングする。これによ
り、フォトレジストのパターンに応じたマスクパターン
を得ることができる（第１図（ｃ））。尚、露出表面31
b及び露出表面31cは、２°off面のままである。第２図
は、第１図（ｃ）の半導体基板の平面図であり、絶縁膜
32の除去された面積領域を示した図である。絶縁膜32に
囲まれた面積領域内にある露出表面31cは、絶縁膜32に
囲まれていない面積領域内にある露出表面31bよりも高
いキャリア密度の活性領域を備える半導体素子が形成さ
れるべき領域である。異方性エッチングによりjust面に
形成された露出表面31aは、２°off面のままの露出表面
31bよりも低いキャリア密度の活性領域を備える半導体
素子が形成されるべき領域である。
次に、この半導体基板31上にノンドープGaAs層34、Si
ドープAlGaAs層35、SiドープGaAs層36をOMVPE法により
順次結晶成長させる（第１図（ｄ））。これらの内Siド
ープAlGaAs層35a、35b、35cは、それぞれＥモードFET
（領域Ｅ）、ＤモードFET（領域Ｄ′）、ＤモードFET
（領域Ｄ）の活性層を形成する。
ドープAlGaAs層35、SiドープGaAs層36をOMVPE法により
順次結晶成長させる（第１図（ｄ））。これらの内Siド
ープAlGaAs層35a、35b、35cは、それぞれＥモードFET
（領域Ｅ）、ＤモードFET（領域Ｄ′）、ＤモードFET
（領域Ｄ）の活性層を形成する。
次に、メサエッチング又はプロトン注入により素子間
分離を行ない（図面の実施例の場合、ＤモードFET（領
域Ｄ、Ｄ′）間等にメサエッチング部分40を形成し、Ｄ
モードFET（領域Ｄ′）及びＥモードFET（領域Ｅ）間に
プロトン注入部分を形成している。）、オーミック電極
38a、38b、38cを、前の工程で結晶成長された各Siドー
プGaAs層36a、36b、36c上にそれぞれ形成する（第１図
（ｅ））。
分離を行ない（図面の実施例の場合、ＤモードFET（領
域Ｄ、Ｄ′）間等にメサエッチング部分40を形成し、Ｄ
モードFET（領域Ｄ′）及びＥモードFET（領域Ｅ）間に
プロトン注入部分を形成している。）、オーミック電極
38a、38b、38cを、前の工程で結晶成長された各Siドー
プGaAs層36a、36b、36c上にそれぞれ形成する（第１図
（ｅ））。
続いて、各領域Ｅ、Ｄ、′Ｄ内のＥモード又はＤモー
ドFETのゲート電極形成予定領域で、SiドープGaAs層36
a、36b、36cとSiドープAlGaAs層37a、37b、37cの一部と
を選択的に除去し、それぞれにゲート電極42a、42b、42
cを形成する。その後、全面を絶縁膜（例えば、SiNX又
はSiO2）44で覆い、配線パターンを形成し、金属配線46
を形成してプロセスを完了する（第１図（ｆ））。
ドFETのゲート電極形成予定領域で、SiドープGaAs層36
a、36b、36cとSiドープAlGaAs層37a、37b、37cの一部と
を選択的に除去し、それぞれにゲート電極42a、42b、42
cを形成する。その後、全面を絶縁膜（例えば、SiNX又
はSiO2）44で覆い、配線パターンを形成し、金属配線46
を形成してプロセスを完了する（第１図（ｆ））。
以上説明したように、本実施例の製造方法によれば、
一度の結晶成長によりキャリア密度の異なる３種の半導
体層を形成することができる。また、この半導体層から
なる活性層を動作させる電極の形成を、この半導体層に
対して同時に行うことができるので、簡便、かつ、歩留
まり良くゲート閾値電圧が異なるFETが得られる。した
がって、実施例をインバータ回路等で構成されている半
導体装置に利用すると効果的である。
一度の結晶成長によりキャリア密度の異なる３種の半導
体層を形成することができる。また、この半導体層から
なる活性層を動作させる電極の形成を、この半導体層に
対して同時に行うことができるので、簡便、かつ、歩留
まり良くゲート閾値電圧が異なるFETが得られる。した
がって、実施例をインバータ回路等で構成されている半
導体装置に利用すると効果的である。
また、以上の実施例では、ＥモードFETを形成すべき
露出表面31aを（100）結晶面とし、ＤモードFETを形成
すべき露出表面31b、31cを（100）結晶面から（110）結
晶面の方向に僅かに傾いた方位を有する面に形成してい
るが、これらの露出表面は、上記のようにキャリア密度
に差を与える限り、任意の方位及び傾き角に設定するこ
とができる事はいうまでもない。
露出表面31aを（100）結晶面とし、ＤモードFETを形成
すべき露出表面31b、31cを（100）結晶面から（110）結
晶面の方向に僅かに傾いた方位を有する面に形成してい
るが、これらの露出表面は、上記のようにキャリア密度
に差を与える限り、任意の方位及び傾き角に設定するこ
とができる事はいうまでもない。
以上の実施例ではＤモードFETを形成すべき面積の狭
い露出表面31c（領域Ｄ）の形状を正方形としている
が、この露出表面の形状を任意のものとすることが可能
である。更に、この露出表面は必ずしも絶縁膜に囲まれ
たものでなくてもよい。例えば、絶縁膜に挟まれた帯状
の部分に半導体層を選択成長させ上述のＤモードFETを
形成してもよい。また上記実施例では２種類の面積領域
の露出表面のみを準備したが、選択成長させる部分の面
積を３種類以上作ることも可能である。更に、露出表面
の面積及び面方位の条件は任意に組み合わせることが可
能である。例えば、２°off面とjust面との両方に広狭
の露出表面を形成することとしてもよい。これにより、
多様なゲート閾値電圧をもつFETを作成することが可能
となる。
い露出表面31c（領域Ｄ）の形状を正方形としている
が、この露出表面の形状を任意のものとすることが可能
である。更に、この露出表面は必ずしも絶縁膜に囲まれ
たものでなくてもよい。例えば、絶縁膜に挟まれた帯状
の部分に半導体層を選択成長させ上述のＤモードFETを
形成してもよい。また上記実施例では２種類の面積領域
の露出表面のみを準備したが、選択成長させる部分の面
積を３種類以上作ることも可能である。更に、露出表面
の面積及び面方位の条件は任意に組み合わせることが可
能である。例えば、２°off面とjust面との両方に広狭
の露出表面を形成することとしてもよい。これにより、
多様なゲート閾値電圧をもつFETを作成することが可能
となる。
更に、以上の説明ではヘテロ接合形FETを含む半導体
装置について述べてきたが、本発明は、これに限られる
ものではなく、MESFET、DMT等を含む半導体装置の製造
にも適用することができる。また、本発明は、半導体基
板上に結晶成長されたｎ型の半導体活性層を用いた複数
のデバイス即ち半導体素子で構成されるインバータ等の
半導体装置の製造方法に応用可能であり、更にこれを集
積した回路を含む半導体装置にも応用可能である。ま
た、ｎ型の不純物はSiに限られるものではなく、Se、T
e、Ｓ等の不純物を用いてもよい。
装置について述べてきたが、本発明は、これに限られる
ものではなく、MESFET、DMT等を含む半導体装置の製造
にも適用することができる。また、本発明は、半導体基
板上に結晶成長されたｎ型の半導体活性層を用いた複数
のデバイス即ち半導体素子で構成されるインバータ等の
半導体装置の製造方法に応用可能であり、更にこれを集
積した回路を含む半導体装置にも応用可能である。ま
た、ｎ型の不純物はSiに限られるものではなく、Se、T
e、Ｓ等の不純物を用いてもよい。
なお、異なる面方位又は面積の露出表面に起因して形
成される異なるキャリア密度の半導体層の結晶成長方法
は、上記実施例のOMVPE法に限定されない。例えば、MBE
法やCBE（ケミカルビームエピタキシィ）法等を用いて
半導体層を形成してもよい。
成される異なるキャリア密度の半導体層の結晶成長方法
は、上記実施例のOMVPE法に限定されない。例えば、MBE
法やCBE（ケミカルビームエピタキシィ）法等を用いて
半導体層を形成してもよい。
以上説明したように、本発明の製造方法によれば、一
度の結晶成長によりキャリア密度の異なる複数の半導体
層を簡易に形成することができるので、同一基板の表面
内に閾値電圧の異なる複数の活性層を同時に形成するこ
とができる。このため、異なる閾値電圧で動作する複数
種の半導体素子を備えた半導体装置を、簡便、かつ、歩
留まり良く製造することができる。
度の結晶成長によりキャリア密度の異なる複数の半導体
層を簡易に形成することができるので、同一基板の表面
内に閾値電圧の異なる複数の活性層を同時に形成するこ
とができる。このため、異なる閾値電圧で動作する複数
種の半導体素子を備えた半導体装置を、簡便、かつ、歩
留まり良く製造することができる。
第１図は本発明による半導体装置の製造方法の実施例を
示した図、第２図は第１図の製造方法の一工程を説明す
る図、第３図は半導体基板の露出表面の面方位によって
結晶成長される半導体のキャリア密度が異なることを示
した図、第４図は選択成長の面積によって半導体のキャ
リア密度が異なることを示した図、第５図は従来技術で
製造されたヘテロ接合型FETを示した図、第６図は別の
従来技術で製造されたHEMTを示した図である。 31…半導体基板、31a…just面が露出し、かつ、広い面
積領域に形成された露出表面、31b…２°off面が露出
し、かつ、広い面積領域に形成された露出表面、31c…
２°off面が露出し、かつ、狭い面積を有する露出表
面、36a、36b、36c…AlGaAsからなる半導体層、38a、38
b、38c…オーミック電極、42a、42b、42c…ゲート電
極。
示した図、第２図は第１図の製造方法の一工程を説明す
る図、第３図は半導体基板の露出表面の面方位によって
結晶成長される半導体のキャリア密度が異なることを示
した図、第４図は選択成長の面積によって半導体のキャ
リア密度が異なることを示した図、第５図は従来技術で
製造されたヘテロ接合型FETを示した図、第６図は別の
従来技術で製造されたHEMTを示した図である。 31…半導体基板、31a…just面が露出し、かつ、広い面
積領域に形成された露出表面、31b…２°off面が露出
し、かつ、広い面積領域に形成された露出表面、31c…
２°off面が露出し、かつ、狭い面積を有する露出表
面、36a、36b、36c…AlGaAsからなる半導体層、38a、38
b、38c…オーミック電極、42a、42b、42c…ゲート電
極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (3)
- 【請求項１】異なる閾値電圧で動作する複数の半導体素
子を備えた半導体装置の製造方法であって、 所定の結晶面から僅かに傾けられた面方位の露出表面を
有する半導体基板上の所定領域に、前記所定の結晶面に
一致する面方位の露出表面を異方性エッチングにより形
成する工程と、 前記所定の結晶面から僅かに傾けられた面方位の前記露
出表面と、前記所定の結晶面に一致する面方位の前記露
出表面とに、不純物を含む原料を供給し、該露出表面の
面方位に応じてキャリア密度の異なる複数の半導体層を
同時に結晶成長させる工程と、 該複数の半導体層のそれぞれのキャリア密度に対応した
閾値電圧で動作する前記複数の半導体素子を前記半導体
基板上に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】異なる閾値電圧で動作する複数の半導体素
子を備えた半導体装置の製造方法であって、 半導体基板上に、２種以上の面積の複数の面積領域で露
出表面が形成されるように、該半導体基板を部分的に覆
うマスクパターンを形成する工程と、 該マスクパターンによって覆われていない該面積領域内
の露出表面に不純物を含む原料を供給し、該露出表面の
面積に応じてキャリア密度の異なる複数の半導体層を同
時に結晶成長させる工程と、 該複数の半導体層のそれぞれのキャリア密度に対応した
閾値電圧で動作する前記複数の半導体素子を前記半導体
基板上に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】異なる閾値電圧で動作する複数の半導体素
子を備えた半導体装置の製造方法であって、 所定の結晶面から僅かに傾けられた面方位の露出表面を
有する半導体基板上の所定領域に、前記所定の結晶面に
一致する面方位の露出表面を異方性エッチングにより形
成する工程と、 前記半導体基板上に、２種以上の面積の複数の面積領域
で露出表面が形成されるように、該半導体基板の前記所
定の結晶面から僅かに傾けられた面方位の前記露出表面
を部分的に覆うマスクパターンを形成する工程と、 該マスクパターンによって覆われていない該面積領域内
の露出表面に不純物を含む原料を供給し、該露出表面の
面積と面方位に応じてキャリア密度の異なる複数の半導
体層を同時に結晶成長させる工程と、 該複数の半導体層のそれぞれのキャリア密度に対応した
閾値電圧で動作する前記複数の半導体素子を前記半導体
基板上に形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057345A JP2900481B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
| US07/649,640 US5100831A (en) | 1990-02-16 | 1991-02-01 | Method for fabricating semiconductor device |
| CA002035910A CA2035910A1 (en) | 1990-02-16 | 1991-02-07 | Semiconductor device and a method for fabricating the same |
| EP19910102093 EP0442493A3 (en) | 1990-02-16 | 1991-02-14 | A semiconductor device and a method for fabricating the same |
| US08/071,229 US5341007A (en) | 1990-02-16 | 1993-06-02 | Semiconductor device and a method for fabricating the same |
| KR1019940028059A KR960000521B1 (ko) | 1990-03-08 | 1994-10-29 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057345A JP2900481B2 (ja) | 1990-03-08 | 1990-03-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257933A JPH03257933A (ja) | 1991-11-18 |
| JP2900481B2 true JP2900481B2 (ja) | 1999-06-02 |
Family
ID=13052986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057345A Expired - Lifetime JP2900481B2 (ja) | 1990-02-16 | 1990-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900481B2 (ja) |
-
1990
- 1990-03-08 JP JP2057345A patent/JP2900481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03257933A (ja) | 1991-11-18 |
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