KR960000520B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도(a)와 제1도(b)는 종래 기술에 의해 제조된 종래의 반도체장치,
제2도는 매개변수로서 노출표면의 표면적에 의해 노출표면상에 성장된“에피택셜 성장층의 Ⅴ/Ⅲ비”와“캐리어밀도”의 관계를 도시한 도면,
제3도(a) 내지 제3도(f)는 본 발명의 실시에에 의한 반도체장치의 제조방법을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
131 : 반도체기판 131a,131b : 노출표면
132,138 : 절연막 133a,133b : 도핑되지 않은 GaAs층
135a,135b : Si도핑된 GaAs층 134a,134b : 도핑된 AlGaAs층
136 : 오믹(ohmic)전극 137 : 게이트전극
139 : 금속배선
본 발명은 두 개 이상의 상이한 한계전압으로 동작하는 전계효과트랜지스터등의 복수의 기본능동소자(elemental active device)를 구비한 반도체장치 및 그 제조방법에 관한 것이다.
제1도(a)는 2종류의 상이한 능동소자를 가진 반도체장치의 종래 타입에 대한 단면도이고, 보다 상세하게는 2종류의 헤테로접합형 전계효과트랜지스터(FET)로 구성된 인버터회로의 단면도이다. 제1도(a)에 도시한 바와같이, 반절연성 GaAs기판(1)상에 도핑되지 않은 GaAs층(2)과, 도핑되지 않은 GaAs층(2)보다 전자 친화력이 적고 도너불순물이 포함된 n형 AlGaAs층(3)과, n형 GaAs층(4)이 형성된다. 다음에 n형 GaAs층(4)과 n형 AlGaAs층(3)이 부분적으로 에칭도어, 게이트전극(5)이 형성된다. 다음에, n형 GaAs층(4)상에 소스전극 및 드레인전극(6)이 형성되고, 그 위에 절연막(7)을 개재하여 배선(8)이 형성된다.
일반적으로 헤테로접합형 FET의 게이트한계전압은, 게이트전극 아래에 있는 n형 AlGaAs층의 불순물농도와 두께에 의해 결정된다. 따라서, 도시된 인버터회로에서는, 인핸스먼트모드(enhancement mode)(E모드)의 FET소자와 디플리션모드(deple tion mode)(D모드)의 FET소자를 단일의 기판상에 형성하기 위하여, E모드의 FET소자나 D모드의 FET소자를 형성하기 위한 영역에 따라서 AlGaAs층(3)의 두께를 변경하여 형성한다. 즉, AlGaAs층을 이루는 활성층의 두께를 변경시킴으로써, 한계전압이 상이한 FET소자를 단일의 기판상에 형성할 수 있다. 그러나, 이 경우, 게이트전극의 형성공저에서 리세스에칭을 2회 반복 실시해야 하기 때문에, 상기 게이트전극의 형성공정이 복잡해진다. 또한, 에칭방법에는 습식에칭과 건식에칭이 있으나, 이중 어느 방법을 이용해도, 에칭깊이를 상이하게 하기 위해 상기와 같은 리세스에칭을 정확하게 제어해서 재현성을 양호하게 하는 것은 곤란하다.
또한, 일본국 특개소 60-116178호에도, 상이한 한계전압으로 동작하는 E모드의 FET소자와 D모드의 FET소자로 이루어진 종래의 반도체장치에 대해 개시되어 있다. 이 반도체장치의 제조기술에 대해서 이하에 간단히 설명한다. E모드의 n형 AlGaAs층과 D모드의 n형 AlGaAs층 사이의 차이에 대응하는 두께를 가지도록 AlGaAs층을 형성한다. 그리고, 리세스에칭의 공정전에, E모드의 FET소자와 게이트전극이 형성되는 예정영역을 선택적으로 제거하고, 게이트전극의 형성공정을 E모드의 FET소자와 D모드의 FET소자에 대해 동시에 실시한다. 그러나, 이 기술에서는, 양호한 재현성을 가진 E모드의 FET소자의 게이트전극을 형성하는 예정영역인 좁은 영역을 선택적으로 제거하는 공정이 증가하므로, 공정이 복잡해진다.
또한, 다른 종래의 반도체장치에 대하여, 고체소자회의(1984년) 논문집 359~362페이지에 개시되어 있다.
이 반도체장치의 제조에 대한 기술에 있어서는, 에칭스토퍼층을 형성함으로써 E모드의 고전자이동트랜지스터(high electron mobility transistor)(HEMT)와 D모드의 HEMT를 단일의 기판상에 형성한다. 이 기술은 제1도(b)를 참조하면서 이하에 간단히 설명한다. 반절연성 GaAs층(11)상에 도핑되지 않은 GaAs층(12), Si도핑된 AlGaAs층913), 상부층(14), (15), (16)을 분자선 에피택시(molecular beam epita xy)(MBE)에 의해 에피택셜성장을 행한다.
이 상부층은, GaAs층(14),(16) 및 이 GaAs층 사이에 형성된 에칭스토퍼층(1 5)으로 이루어진다. 다음에, 상부층(14),(15),(16)과 AlGaAs층(13)의 일부가선택적으로 제거되어 게이트전극(20)이 형성된다. 이후에, GaAs층(16)상에 소스전극 및 드레인전극(21)이 형성되고, 그위에 SiO2의 절연막(17),(18)을 개재해서 배선(19)이 형성된다.
그러나, 이 기술에 의하면, 결정성장 시간이 길어지고, 게이트전극 형성전에 어느 한쪽의 영역을 노출하여야 하고, 따라서 재현성이 양호한 고정밀공정이 증가하여 제조공정이 복잡하게 된다.
본 발명의 목적은, 동작하기 위한 한계전압이 상이한 복수의 기본능동소자를 포함한 반도체장치를 높은 산출률로 간단하게 제조할 수 있는 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 상이한 한계전압으로 동작가능한 복수의 기본능동소자를 가지는 반도체장치의 제조방법에 있어서, 복수의 영역을 가진 복수의 개구부를 포함한 마스크패턴을 반도체기판상에 형성하는 공정과, 상기 마스크패턴으로 피복되지 않은 상기 반도체기판에 불순물을 함유한 원료를 공급하고, 이에 의해 상기 개구부의 상기 영역에 대응하여 상이한 캐리어밀도를 가지는 복수의 반도체층을 에피택셜성장하는 공정과, 상기 반도체층에 상기 복수의 기본능동소자를 형성하는 공정과, 상기 반도체층의 상기 캐리어밀도에 대응하여 상이한 한계전압으로 동작가능한 상기 기본능동소자 사이를 전기적으로 절연하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
상기 설명한 제조방법에 의하면, 반도체층의 결정성장공정에서, 마스크패턴에 의해 피복되지 않은 노출표면상에 형성된 활성층은 노출표면의 면적의 크기에 의존하여 캐리어밀도가 상이하게 된다. 이 캐리어밀도가 상이한 2종류 이상의 활성층상에 소정의 전극등이 형성되는 경우, 한계전압이 상이한 2종류 이상의 상이한 타입의 기본능동소자를 단일의 기판상에 형성할 수 있다. 즉, 본 발명의 제조방법에 의하면, 각각의 기본능동소자를 동작시키는 한계전압에 차이를 형성하기 위하여, 단일의 결정성장공정을 필요로 할 뿐이다.
본 발명의 다른 목적은 상이한 한계전압으로 동작하는 복수의 기본능동소자로 구성되고, 제조공정이 간단하고 재현성이 높은 새로운 타입의 반도체장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은, 상이한 한계전압으로 동작가능한 복수의 기본능동소자를 포함한 반도체장치에 있어서, 상기 기본능동소자는 복수의 반도체층의 캐리어밀도에 대응하여 상이한 한계전압을 가지고, 상기 반도체층은 상이한 영역을 가진 노출표면에 불순물을 함유하는 원료를 공급함으로써 에피택셜성장되는 것을 특징으로 하는 반도체장치를 제공한다.
본 발명은, 설명만을 위하여 부여되고 또한 본 발명을 제한하는 것으로 간주되지 않는 첨부도면과 이하의 상세한 설며으로부터 한층더 충분히 이해될 것이다.
또한, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 기술사상과 기술적 범위내의 다양한 변형과 수정은 이하의 상세한 설명으로부터 당업자에게는 명백하기 때문에, 본 발명의바람직한 실시예를 나타내는 상세한 설명 및 특정한 예는 설명만을 위하여 부여된 것으로 이해되어야 한다.
이하에 본 발명의 원리에 대해서 간단히 설명한다. 상이한 한계전압으로 동작하는 복수의 기본능동소자(예를들면, FET)를 제조하기 위하여, 활성층으로 되는반도체층의 두께를 제어하는 대신에, 반도체층의 불순물농도를 제어한다. 이와같은 불순물 농도의 제어시에는 반도체의 결정성장의 특징을 이용한다. 즉, 불순물을 함유한 반도체층의 캐리어밀도(불순물농도)가, 반도체기판의 노출표면의 면적에 다라서 달라지는 것을 이용한다.
제2도는 이들 반도체기판상에 형성된 반도체층의 캐리어밀도에 대한 반도체기판의 노출표면의 면적의 영향을 도시하고 있다. 세로축은 홀 측정(Hall measurement)에 의해 구한 캐리어밀도(cm-3)이고, 가로축은 V족 원소인 As의 원료로서 아르신(arsine)(AsH3)과 Ⅲ족 원소인 Ga의 원료로서 트리메틸갈륨(TMG)과의 공급몰비 즉, Ⅴ/Ⅲ의 비이다. 반도체층의 결정성장에서는, Si도펀트인 디실란(Si2H6)과 Ⅲ족 원소인 Ga의 원료로서 트리메틸갈륨(TMG)과의 공급몰비를 일정하게 유지하고 있다. 도면에서, 사각형으로 도시된 캐리어밀도는 OMVPE법에 의해 GaAs 기판상에 Si도핑된 GaAs(Si-GaAs)를 선택적으로 성장하여 얻어진 것이다. 이 경우, GaAs 기판의 표면은 1001m의 폭을 가지도록 선택적으로 노출하였다. 원으로 도시된 캐리어밀도는 GaAs 기판상에 상기와 마찬가지 성장법에 의해 벌크성장시켜 얻은 것이다. 예를들면, V/Ⅲ=200의 조건에서, 선택성장된 Si-GaAs층은 2.8×1018cm-3의 캐리어밀도를 나타내는 반면에, 벌크성장된 Si-GaAs층은 1.6×1018cm-3의 캐리어밀도를 나타내고 있다. 이 경우, 선택성자된 Si-GaAs층은 벌크성장된 Si-GaAs층보다 1.75배 정도 높은 캐리어밀도를 가진다. 이것은, 선택성장된 경우가 벌크성장된 경우에 비해서 반도체층의 성장된 노출표면이 작으므로, 단위면적당 원료의 공급이 증가하는 것으로 추정된다.
또한 상이한 면적을 가진 노출표면을 조합해서 반도체기판상에 형성한 경우, 이들 노출표면상에 상이한 불순물농도를 가진 반도체층을 에피택셜 성장시킬 수 있다. 즉, 고정밀도를 요구하지 않는 마스크패턴을 사용해서 상이한 표면적을 가지는 영역을 준비해서, 캐리어밀도가 상이한 반도체층을 한번의 결정성장공정에 의해 재현성이 양호한 상태로 형성할 수 있다. 또한, 캐리어밀도가 상이한 반도체층 즉, 활성층을 소정의 영역에 형성함으로써, 한계전압이 상이한 복수의 FET등을 임의의 설계로 단일기판상에 형성할 수 있다.
본 발명에 따른 실시예의 제2제조방법을 이하에 설명한다. 제3도(a) 내지 제3도(f)는 제조방법의 공정을 도시한 도면이다.
반도체기판(131)의 전체면을 절연막(132)(예를들면, SiNx 또는 SiO2)으로 피복하고, 2종류 이상의 상이한 면적으로 이루어진 개구부를 가지는 소정의 포토레지스트 패턴을 형성한다. RIE(Reactive Ion Etching)(반응성이온에칭)에 의해 노출된 절연막(132)을 선택적으로 에칭함으로써, 포토레지스트패턴에 대응한 마스크패턴을 얻을 수 있다. 제3(a)는, 마스크패턴 즉, 에칭되지 않은 절연막(132)을 빗금으로 표시한 평면도이고, 제3도(b)는, 제3도(a)의 선(A-A)을 따라서 취한 단면도이다. 마스크패턴 즉, 절연막(132)으로 둘러싸이고 또한 반도체기판(131)이 부분적으로 노출된 누출표면(131a)은, 보다 높은 캐리어 밀도를 가진 활성영역을 포함한 능동소자(본 실시예의 경우, D모드 FET)가 형성되는 영역으로 기능한다. 절연막(132)으로 둘러싸이지 않은 노출표면(131b)은 보다 낮은 캐리어밀도를 가진 활성영역을 포함한 능동소자(본 실시예의 경우, E모드 FET)가 형성되는 영역으로 기능한다.
다음에, 제3도(c)에 도시한 바와같이, 반도체기판(131)상에, 도핑되지 않은 GaAs층(133a),(133b), Si 도핑된 AlGaAs층(134a)(134b) 및 Si도핑된 GaAs(13 5a),(135b)등의 반도체층을, OMVPE법에 의해 순차적으로 에피택셜 성장한다. 선택성장에 대해서 이미 설명한 바와같이, 절연막(132)으로 둘러싸인 노출표면(131a)상에 형성된 AlGaAs로 이루어진 반도체층(134a)은 보다 높은 캐리어밀도를 가진다. 한편, 절연막(132)으로 둘러싸이지 않은 노출표면(131b)상에 형성된 AlGaAs로 이루어진 반도체층(134b)은 보다 낮은 캐리어밀도를 가진다.
다음에, 메사에칭(mesa etching)이나 프로톤주입(proton injection)에 의해 기본능동소자를 서로 분리시켜, 오믹(ohmic)즌극(136)을 형성한다(제3도(d)).
계속해서, E모드 FET와 D모드 FET양쪽의 게이트전극을 형성할 예정영역의 Si도핑된 GaAs(135a),(135b)과 Si도핑된 AlGaAs층(134a),(134b)의 일부를 선택적으로 제거한 후, 게이트전극(137)을 형성한다.(제3도(e)).
다음에, 전체면을 절연막(예를들면, SiNx 또는 SiO2)(138)으로 피복하고, 이 절연막(138)에 배선패턴을 형성한 후, 금속배선(139)을 형성하여 처리를 완료한다( 제3도(f)).
이상 설명한 바와같이, 본 실시예의 제조방법에 의하면, 한번의 결정성장공정에 의해 캐리어밀도가 상이한 반도체층이나 활성층을 형성할 수 있다. 또한, 이방성 에칭을 행하기 위해 사용된 마스크는 고밀도의 미세가공을 요구하지 않는다는 점에서, 결정성장전의 공정은 간단하게 될 수 있다. 또한, 이들 반도체층을 형성한 후 이들 반도체층으로 이루어진 활성층을 동작하는 전극을 동시에 형성할 수 있다. 그러므로, 높은 산출율로 한계전압이 상이한 FET를 용이하게 형성할 수 있다. 따라서 본 실시예는 인버터회로등으로 구성되어 있는 반도체장치에 효과적으로 이용할 수 있다.
상기의 실시예에서는 D모드 FET를 형성할 노출표면(131a)의 형상을 정방형으로 하였으나, 이 노출표면은 임의의 형상으로 해도 된다. 또한, 이 노출표면은, 반드시 절연막으로 둘러싸지 않아도 된다. 예를들면, 절연막 사이에 샌드위치한 띠형상의 부분에 반도체층을 성장시켜 D모드 FET를 형성해도 된다.
이상의 설명에서는, 2종류의 상이한 게이트한계전압을 가진 FET의 제조방법에 대해서 기술하였으나, 선택성장되는 부분의 면적을 3종류 이상으로 형성하면, 3종류 이상의 상이한 게이트한계전압을 가진 FET를 반도체기판상에 형성할 수 있다.
이상의 설명에서는, 헤테로접합형 FET를 포함하는 반도체장치의 제조에 대해서 설명하였으나, 본 발명은 이것에 한정되지 않고, DMT,MESFET등을 포함하는 반도체장치의 제조에도 적용할 수 있다. 또한, 본 발명은 반도체등으로 이루어진 기판상에 에피택셜 성장시킨 n형 반도체 활성층을 이용한 복수의 디바이스, 예를들면, 복수의 활성소자로 구성된 인버터등의 반도체장치의 제조방법에 적용할 수 있다. 또한, 본 발명은 이들 활성층의 반도체집적회로를 포함하는 반도체장치에도 적용할 수 있다. 또, n형의 불순물은 Si에 한정되지 않고, Se, Te, S 등을 이용해도 된다.
또한, 상이한 노출표면상에 형성되는 상이한 캐리어밀도를 가진 반도체층의 결정성장 방법은, 선택성장을 이용하는 경우에는 OMVPE법에 한정되지 않는다. 예를들면, CBE법등을 이용해도 된다.
이와같이 설명한 본 발명으로부터, 본 발명은 다양하게 변형시킬 수 있음이 명백하다. 이와같은 변형은 본 발명의 기술적 사상과 기술적 범위로부터 일탈하는 것으로 간주되지 않으며, 당업자에게 명백한 모든 수정은 다음의 특허청구범위의 기술적 범위에 포함하는 것으로 의도되어 있다.
Claims (5)
- 상이한 한계전압으로 동작가능한 복수의 기본능동소자를 가지는 반도체장치의 제조방법에 있어서, 복수의 영역을 가진 복수의개구부를 포함한 마스크패턴을 반도체기판상에 형성하는 공정과, 상기 마스크패턴으로 피복되지 않은 상기 반도체기판에 불순물을 함유한 원료를 공급하고, 이에 의해 상기 개구부의 상기 영역에 대응하여 상이한 캐리어밀도를 가지는 복수의 반도체층을 에피택셜 성장하는 공정과, 상기 반도체층에 상기 복수의 기본능동소자를 형성하는 공정과, 상기 반도체층의 상기 캐리어밀도에 대응하여 상이한 한계전압으로 동작가능한 상기 기본능동소자 사이를 전기적으로 절연하는 공정을 포함한 것을 특징으로 하는 반도체장치의 제조방법.
- 상이한 한게전압으로 동작가능한 복수의 기본능동소자를 포함한 반도체장치에 있어서, 상기 기본능동소자는 복수의 반도체층의 캐리어밀도에 대응하여 상이한 한계전압을 가지고, 상기 반도체층은 상이한 영역을 가진 노출표면에 불순물을 함유하는 원료를 공급함으로써 에피택셜성장되는 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 기본능동소자는 헤테로접합형 FET인 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 기본능동소자는 MESFET인 것을 특징으로 하는 반도체장치.
- 제2항에 있어서, 상기 기본능동소자는 DMT인 것을 특징으로 하는 반도체장치.
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1994
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