KR0135145B1 - 증식형-공핍형 전계효과트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 증식형-공핍형 전계효과트랜지스터 제조방법에 관한 것으로, 단일칩상에 이종접합구조의 에피층 및 자기 정렬 게이트공정을 이용하여 증식형 및 공핍형 전계효과트랜지스터를 형성하기 위한 것이다.

본 발명은 증식형 전계효과트랜지스터가 형성되는 제1영역과 공핍형 전계효과트랜지스터가 형성되는 제2영역을 포함하는 반절연기판위에 매몰 P층을 형성하는 단계와, 상기 매몰 P층상에 언도우프드 GaAs버퍼층, 언도우프드 Al_yGa1-_yAs(y=0.5)층, n⁺GaAs층, n⁺In_xGa1-_xAs(x=0.5)층을 선택적으로 실리콘이온을 주입하는 단계, 제1영역과 제2영역의 상기n⁺In_xGa1-_xAs(x=0.5)층 상부의 소정영역에 각각 게이트를 마스크로 하여 상기 n⁺In_xGa1-_xAs(x=0.5)층 및n⁺GaAs층을 차례로 식각하는 단계, 상기 식각에 의해 노출되는 언도우프드 Al_yGa1-_yAs(y=0.5)층 및 그 하부의 언도우프드 GaAs층에 소오스 및 드레인영역을 형성하는 단계, 및 상기 소오스 및 드레인영역 상부에 각각 소오스전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지는 증식형-공핍형 전계효과트랜지스터 제조방법을 제공함으로써 간단한 공정을 통해 재현성이 우수하고 문턱전압의 조절이 용이하며 특성이 향상된 증식형-공핍형 전계효과트랜지스터를 구현할 수 있게 한다.

Description

증식형-공핍형 전계효과트랜지스터 제조방법

제 1도는 종래의 증식형-공핍형 전계효과트랜지스터 제조방법을 도시한 공정순서도

제 2도는 본 발명의 일실시예에 의한 증식형-공핍형 전계효과트랜지스터 제조방법을 도시한 공정순서도

제 3도는 본 발명의 다른 실시예에 의한 증식형-공핍형 전계효과트랜지스터 제조방법을 도시한 공정순서도.

＊도면의 주요부분에 대한 부호의 설명＊

20 : 반절연기판,21 : 매몰P형,

22 : 언도우드프 GaAs버퍼층,23 : 언도우프드 Al_yGa₁-_yAs층,

24 : n⁺GaAs층,25 : n+In_xGa1-_xAs층,

26 : 게이트,27: 소오스 및 드레인영역,

28 : 소오스 및 드레인전극,30 : 제1마스크층,

31 : 제2마스크층,34 :n⁺GaAs층

본 발명은 증식형-공핍형 전계효과트랜지스터(Enhancement mode-Depletion mode Field Effect Transistor)의 제조방법에 관한 것으로, 특히 이종접합구조를 가진 에피층 및 자기 정렬 게이트공정(self-aligned refractory gate process)를 이용하여 단일칩상에 증식형 FET 와 공핍형 FET를 제조하는 방법에 관한 것이다.

증식형-공핍형 MODFET(Modulation doped FET)를 단일칩상에 집적하는 종래기술에 의한 자기정렬형 MODFET 의 제조방법을 제1도에 도시한 바, 먼저 증식형 FET를 제작하기 위한 이종접합구조를 성장시킨 후, 이위에 다시 공핍형 FET를 제작하기 위한 이종접합구조를 성장시켜 증식형 및 공핍형 FET를 구현하는데, 이 경우 증식형-공핍형 FET는 오믹영역을 형성하는 AlGaAs 층의 두께를 조절하여 성장시킴으로써 구현한다.

즉, 제1도(a) 에 도시된 바와 같이 GaAs층(2), AlGaAs층(4), 그리고 캡층(cap layer)인 GaAs(5), AlaAs(6), GaAs(7)이 차례로 형성된 GaAs기판(1)에서 소정의 활성층 영역을 전기적으로 분리시킨 다음, 기판상에 절연층(8)을 형성하고, 이 절연층(8)을 선택적으로 식각하여 증식형 및 공핍형 FET의 n⁺소오스 및 드레인 영역의 접촉을 위한 개구부를 형성한 후, AuGe/Ni/Au 등의 금속을 증착하고 열처리를 행하여 오믹콘택(9)을 형성한다. 여기서 참조부호3은 전자층(electron layer)를 나타낸다.

다음에 제1도(b)에 도시된 바와 같이 기판 전면에 포토레지스트(10)을 도포한 후, 먼저 증식형 FET를 구현하기 위해 미세한 게이트패턴으로 상기 포토레지스트(10)를 패터닝한 다음, 이 포토레지스트패턴(10)을 마스크로 하여 상기 절연층(8)과 상기 캡층의 GaAs층(7) 및 얇은 AlGaAs층(6)을 비선택적(non-selective)화학에칭법을 이용하여 식각한다.

이어서 제1도(c)에 도시된 바와 같이 상기 포토레지스트(10)를 이용하여 공핍형 FET의 게이트패턴을 형성한 후, 이 포토레지스트패턴을 마스크로 이용하여 상기 절연층(8) 캡층의 GsAs층(7)을 제거하고, 증식형 FET를 구현하기 위해 상기 캡층의 AlGaAs층(6) 아래의 GaAs층(5)을 선택적으로 제거하여 선택적인 게이트 리세스를 형성한다.

다음에 Al쇼트키 접촉전극을 증착하는데, 이 전극들은 오믹접촉에 이용되는 상기 캡층의 GaAs층(7)과 자기정렬된다. 이어서 제1도(d)에 도시된 바와 같이 Ti/Pt/Au 등의 금속을 증착하여 게이트(11)를 형성하고, 상기 선택적인 게이트 리세스공정시 생긴 손상을 없애기 위해 낮은 온도에서 열처리공정을 행한다.

상기와 같은 이중 이종접합구조의 MODFET구조를 이용하여 증식형-공핍형 FET를 단일칩상에 집적하는데 있어서는 증식형 구조와 공핍형구조를 형성하기 위한 AlGaAs층의 두께를 최적화시켜야 하는데 이 두께의 마진이 작아 조절하기 어려운 점 때문에 문턱전압의 조절이 용이하지 않으며, 또한 문턱전압은 거의 에피성장에 의해 결정되므로 다른 공정에 의한 조절가능성이 거의 없으며, 언도우프드(undoped) AlGaAs층이 오믹영역을 형성하므로 소오스 및 드레인 접촉저항이 큰 문제가 있다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 이종접합 에피층과 이온주입 방법을 이용하여 소자특성이 향상된 증식형-공핍형 FET를 재현성 있게 제조할 수 있는 공정을 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 증식형-공핍형 FET제조방법은 증식형 전계효과트랜지스터가 형성되는 제1영역과 공핍형 전계효과트랜지스터가 형성되는 제2영역을 포함하는 반절연기판위에 매몰 P층을 형성하는 단계와, 상기 매몰 P층상에 언도우프드 GaAs버퍼층, 언도우프드 Al_yGa1-_yAs(y=0.5)층, n⁺GaAs층, n⁺In_xGa1-_xAs(x=0.5)층을 차례로 성장시키는 단계, 제2영역의 상기 n⁺In_xGa1-_xAs(x=0.5)층에만 선택적으로 실리콘이온을 주입하는 단계, 제1영역과 제2영역의 상기n⁺In_xGa1-_xAs(x=0.5)층 상부의 소정영역에 각각 게이트를 형성하는 단계, 상기 각각의 게이트를 마스크로 하여 상기 n⁺In_xGa1-_xAs(x=0.5)층 및 n⁺GaAs층을 차례로 식각하는 단계, 상기 식각에 의해 노출되는 언도우프드 Al_yGa₁-_yAs(y=0.5)층 및 그 하부의 언도우프드 GaAs층에 소오스 및 드레인영역을 형성하는 단계, 및 상기 소오스 및 드레인영역 상부에 각각 소오스전극 및 드레인전극을 형성하는 단계를 포함하여 이루어진다.

상기 목적을 달성하기 위한 본 발명의 증식형-공핍형 FET제조방법은 증식형 전계효과트랜지스터가 형성되는 제1영역과 공핍형 전계효과트랜지스터가 형성되는 제2영역을 포함하는 반절연기판위에 매몰 P층을 형성하는 단계와, 상기 매몰 P층상에 언도우프드 GaAs버퍼층, 언도우프드 Al_yGa₁-_yAs(y=0.5)층, 산화 방지용 n⁺GaAs층, n⁺In_xGa₁-_xAs(x=0.5)층을 차례로 성장시키는 단계, 상기 제1영역과 제2영역의 상기 산화방지용 n⁺GaAs의 소정영역에 각각 제1마스크층을 선택적으로 형성하는 단계, 상기 각각의 제1마스크층을 마스크로 이용하여 상기 산화방지용 n⁺GaAs층을 선택적으로 제거하는 단계, 노출된 상기 언도우프드 Al_yGa₁-_yAs(y=0.5)층 및 그 하부의 언도우프드 GaAs버퍼층에 소오스 및 드레인영역을 형성하는 단계, 상기 제1마스크층을 제거하는 단계, 상기 소오스 및 드레인영역상부에 선택적으로 제2마스크층을 형성하는 단계, 노출된 상기 산화방지용 n⁺GaAs층상에 n⁺GaAs층과 n⁺In_xGa₁-_xAs(x=0.5)층을 차례로 성장시키는 단계, 제2영역의 상기 n⁺In_xGa₁-_xAs층에만 선택적으로 실리콘이온을 주입하는 단계, 제2마스크층을 제거하는 단계, 제1영역과 제2영역의 상기 n⁺In_xGa₁-_xAs층상에 각각 게이트를 형성하는 단계, 및 상기 소오스 및 드레인영역 상부에 각각 소오스전극 및 드레인전극을 각각 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2도에 본 발명의 일실시예에 의한 증식형-공핍형 FET의 제조방법을 공정순서에 따라 도시하였다.

먼저, 제2도 (a)에 도시된 바와 같이 GaAs기판(20)상에 불순물농도 1-2X10¹⁶㎝^-3정도의 매몰 P-GaAs층(21)을 4000Å정도의 두께로 성장시키고, 이위에 언도우프드 GaAs버퍼층(22)을 6000Å정도의 두께로 성장시킨 후, 이위에 밴드캡(bandgap)이 넓은 언도우프드 Al_yGa₁-_yAs(y=0.5) (23)을 150-350Å정도의 두께로 성장시키고, 이위에 불순물농도가 5X10¹⁸㎝^-3정도로 중도핑(heavy doping) 된 n⁺GaAs게이층과(24)과 불순물농도가 5X10¹⁸㎝^-3정도인 n⁺In_xGa₁-_xAs(x=0.5)층 (25)을 각각 1500-3000Å, 100Å두께로 차례로 성장시켜 이종접합에피구조를 형성한다. 이어서 상기 이종접합 에피구조가 형성된 기판의 공핍형영역(공핍형 FET가 형성될 영역)의n⁺In_xGa₁-_xAs(x=0.5)층(25)에만 선택적으로 실리콘이온을 주입한다.

다음에 제2도 (b)에 도시된 바와 같이 증식형영역(증식형 FET가 형성될 영역) 및 공핍형 영역의 상기 n⁺In_xGa1-_xAs(x=0.5)층(25)상에 내화성(refractory)게이트 형성을 위한 금속으로서, 예컨대WSix를 증착한 후, CF4O2식각가스를 이용한 RIE(Reactive Ion Etching)에 의해 선택적으로 식각하여 내화성 게이트(26)를 형성한다.

이어서 제2도 (c)에 도시된 바와 같이 상기 게이트(26)를 마스크로 이용하여 예컨대 H₃PO₄+H₂O₂+H₂O의 습식식각액을 이용한 습식식각에 의해 상기 n⁺In_xGa₁-_xAs(x=0.5)층(25)을 제거하고 계속해서 CCl₂F₃식각가스를 이용한 선택적 식각공정에 의해 상기 n⁺GaAs층(24)을 제거한 후, n⁺소오스 및 드레인영역(27) 형성을 위한 실리콘이온주입을 실시한 다음, AsH₃과포화상태에서의 열처리공정으로서 RTP(Rapid Thermal Process)를 행하여 상기 n⁺소오스 및 드레인영역(27)의 주입된 이온을 활성화시킨다. 이때, 열처리공정은 열처리후의 도판트의 분포나 이종접합이 바뀌지 않는 공정조건에 의해 행한다. 이를 확인하기 위해서는 도판트 분포의 경우, C-V(정전용량-전압)측정, I-V(전류-전압) 측정 및 문턱전압의 변화에 대한 측정을 행할 수 있으며, 게이트 길이가 긴 증식형 FET의 이동도 및 문턱전압을 측정하여 이종접합의 변화를 확인할 수 있다.

다음에 제2도 (d)에 도시된 바와 같이 소오스 및 드레인접촉영역 형성을 위해 예컨대 AuGe/Ni/Au들의 금속을 증착한 후, 소정패턴으로 패터닝하여 소오스전극(28)과 드레인전극(29)으로 형성함으로써 단일칩상에 증식형 FET 공핍형 FET를 집적시키는 공정을 완료한다.

상기 매몰P-GaAs층(21)은 저잡음 특성을 향상시키기 위해 게이트의 길이를 줄였을 때 n⁺소오스 및 드레인 사이의 언도우프드 GaAs버퍼층(22) 및 GaAs기판(20)사이로 흐르는 누설전류에 의해 나타나는 핀치오프(pinch-off)특성이 저하 및 상호전달용량특성의 감소와 같은 단채널효과(short channel effect) 를 줄이기 위해 형성되는 것이다.

상기 본 발명의 증식형-공핍형 FET구조는 이종접합구조이기 때문에 고속-저소 비전력 특성을 가지며, AlGaAs층(23)이 언도우프드층이기때문에 LSI(Large Scale Integrate) 소자에의 응용시 중요한 요소가 되는 문턱전압의 제어가 용이하다. 이는 언도우프드로 성장된 구조는 거의 0에 가까운 문턱전압을 가지기 때문이다.

한편, 증식형-공핍형 논리회로 응용에 있어서는 단일칩상에 양의 문턱전압과 음의 문턱전압을 동시에 갖는 구조가 필요한데, 상기 본 발명의 구조는 상술한 바와 같이 선택적인 실리콘의 이온중비에 의해 증식형 구조인 에피구조에 공핍형 구조를 형성함으로써 이를 해결한다.

상기와 같이 제작된 증식형-공핍형 FET는 종래의 MODFET보다 향상된 구동능력과 우수한 재현성을 갖는다. 증식형 FET의 경우는 언도우프드 AlGaAs층을 이용함으로써 도우프드 AlGaAs층을 이용한 경우보다 균일성(unifomity)이 좋은 문턱전압을 얻을 수 있으며, 공핍형 FET의 경우도 이온주입방법을 이용하므로 균일성이 우수한 문턱전압을 얻을 수 있다. 이러한 문턱전압의 균일성은 이종접합이 매우 급준함(abrupt)을 의미한다.

또한 매몰 P형 버퍼(21)를 이용함으로서 단채널효과를 극복하여 저잡음특성을 향상시킬 수 있게 된다.

본 발명의 증식형 FET와 공핍형 FET는 모두 높은 상호전달용량 특성, 언도우프드 ALGaAs층을 이용함으로서 작은 게이트 누설전류와 작은 출력 컨덕턴스를 갖게 되며, 더욱이 공핍형FET의 경우에는 접촉저항값으로 인해 증식형 FET보다 구동능력이 좋아지게 된다.

다음에 제3도를 참조하여 본 발명의 다른 실시예에 의한 증식형-공핍형 FET의 제조방법을 설명한다.

먼저, 제3도 (a)에 도시된 바와 같이 GaAs기판(20)상에 불순물농도 1-2X10¹⁶㎝^-3정도의 매몰 P-GaAs층(21)을 4000Å정도의 두께로 성장시키고, 이위에 언도우프드 GaAs버퍼층(22)을 6000Å정도의 두께로 성장시킨 후, 이위에 밴드캡(bandgap)이 넓은 언도우프드 Al_yGa₁-_yAs(y=0.5) (23)을 150-350Å정도의 두께로 성장시키고, 이위에 불순물농도가 5X10¹⁸㎝^-3정도로 중도핑(heavy doping) 된 n⁺GaAs층을 20-30Å두께로 성장시켜 이종접합에피구조를 형성한다. 상기 n⁺GaAs층(24)은 상기 언도우프드 Al_yGa₁-_yAs층이 외부에 노출될 경우 산화막이 형성되어 선택적인 에피성장(재성장시)이 어렵게 되는 것을 방지하기 위한 산화방지용으로 이용하기 위한 것이다. 이어서 상기 n⁺GaAs층(24)상에 소오스 및 드레인영역을 정의하기위한 제1마스크층으로서, 예컨대 질화막(30)을 형성한 후, 이를 사진식각공정에 의해 패터닝하여 소오스 및 드레인영역을 제외한 영역에만 남긴 다음 이 질화막패턴(30)을 마스크로 하여 상기 n⁺GaAs층(24)을 식각하고 이에 따라 노출되는 언도우프드 Al_yGa₁-_yAs층(23) 및 그 하부의 언도우프드 GaAs버퍼층(22)에 실리콘 이온을 선택적으로 주입하여 n⁺소오스 및 드레인영역(27)을 형성한다.

다음에 제3도 (b)에 도시된 바와 같이 상기 질화막을 제거한 후, 선택적 에피택시영역을 정의하기 위한 제2마스크형으로서, 예컨대 질화막(31)을 증착하고 사진식각각공정을 통해 패터닝하여 상기 소오스 및 드레인영역상에 각각 형성함으로써 선택성 에피택시층이 형성될 영역의 n⁺GaAs층(24)을 선택적으로 노출시킨 다음, 이 노출된 영역상에 n⁺GaAs(34)와 n+InxGa1-xAs(25)를 차례로 에피택셜 성장시킨다.

이어서 제3도 (c)에 도시한 바와 같이 공핍형 영역의 n+InxGa1-xAs(25)에만 선택적으로 실리콘이온을 주입한다.

다음에 제3도 (d)에 도시된 바와 같이 상기 제2마스크층인 질화막을 제거한 다음, 내화성(refractory) 게이트 형성을 위한 금속으로서 예컨대 WSix를 증착한 후, CF₄O₂식각가스를 이용한 RIE(Reactive Ion Etching)에 의해 선택적으로 식각하여 내화성 게이트(26)을 형성한 다음 AsH₃과포화상태에서 RTP공정을 이용하여 상기 n⁺소오스 및 드레인영역(27)의 주입된 이온을 활성화시킨다.

이어서 제3도 (e)에 도시된 바와 같이 소오스 및 드레인접촉영역 형성을 위해 예컨대 AuGe/Ni/Au등의 금속을 증착한 후, 소정패턴으로 패터닝하여 소오스전극(28)과 드레인전극(29)을 형성함으로써 단일칩상에 증식형 FET 공핍형 FET를 집적시키는 공정을 완료한다.

이상 상술한 바와 같이 본 발명에 의하면, 자기정렬내화성 게이트공정 및 선택적 에피택시공정의 간단한 공정을 통해 재현성이 우수하고 문턱전압의 조절이 용이한 증시형-공핍형 FET 를 제작할 수 있으며, 이종접합구조의 좋은 특성과 매몰P층을 도입함으로써 특성이 향상된 증식형-공핍형 FET를 제작하여 여러 가지 디지탈 논리회로에 적용할 수 있다. 본 발명에 의해 제조되는 증식형-공핍형 FET는 디지탈 논리소자인 인버터, 2개의 입력신호를 가진 NAND, NOR 소자 및 DCFL(Double coupled field effect transistor logic), SDFL(Schottky diode field effect transistor logic) 등의 집적회로를 구성하는데 이용할 수 있다.

Claims (8)

1. 증식형 전계효과트랜지스터가 형성되는 제1영역과 공핍형 전계효과트랜지스터가 형성되는 제2영역을 포함하는 반절연기판위에 매몰 P층을 형성하는 단계와, 상기 매몰 P층상에 언도우프드 GaAs버퍼층, 언도우프드 Al_yGa₁-_yAs(y=0.5)층, n⁺GaAs층, n+InxGa1-xAs (x=0.5)층을 차례로 성장시키는 단계, 제2영역의 상기 n⁺In_xGa₁-_xAs(x=0.5)층 부위에만 선택적으로 실리콘이온을 주입하는 단계, 제1영역과 제2영역의 상기 n⁺In_xGa₁-_xAs(x=0.5)층 상부의 소정영역에 각각 게이트를 형성하는 단계, 상기 각각의 게이트를 마스크로 하여 상기 n⁺In_xGa₁-_xAs(x=0.5)층 및 n⁺GaAs층을 차례로 식각하는 단계, 상기 식각에 의해 노출되는 언도우프드 Al_yGa₁-_yAs(y=0.5)층 및 그 하부의 언도우프드 GaAs층에 소오스 및 드레인영역을 형성하는 단계, 및 상기 소오스 및 드레인영역 상부에 각각 소오스전극 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
2. 제1항에 있어서, 상기 각각의 게이트를 마스크로 하여 상기 n⁺In_xGa₁-_xAs(x=0.5)층 및 n⁺GaAs층을 차례로 식각하는 단계에서 상기 n⁺In_xGa₁-|_xAs(x=0.5)층은 습식식각을 이용하여 식각하고 n⁺GaAs층은 건식식각을 이용하여 식각하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
3. 제1항에 있어서, 상기 소오스 및 드레인영역은 상기 n⁺In_xGa₁-_xAs(x=0.5)층 및 n⁺GaAs층의 식각에 따라 노출되는 언도우프드 Al_yGa₁-_yAs(y=0.5)층 및 그 하부의 언도우프드 GaAs층에 실리콘 이온주입을 행하여 형성하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
4. 제1항에 있어서, 상기 소오스 및 드레인영역을 형성하는 단계후에 열처리단계가 더 포함되는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
5. 증식형 전계효과트랜지스터가 형성되는 제1영역과 공핍형 전계효과트랜지스터가 형성되는 제2영역을 포함하는 반절연기판위에 매몰 P층을 형성하는 단계와, 상기 매몰 P층상에 언도우프드 GaAs버퍼층, 언도우프드 Al_yGa₁-_yAs(y=0.5)층, 산화방지용 n⁺GaAs층을 차례로 성장시키는 단계, 제1영역과 제2영역의 상기 산화방지용 n⁺GsAs층의 소정영역에 각각 제1마스크를 선택적으로 형성하는 단계, 상기 각각의 제1마스크층을 마스크로 이용하여 상기 산화방지용 n⁺GaAs층을 선택적으로 제거하는 단계, 노출된 상기 언도우프드 Al_yGa₁-_yAs(y=0.5)층과 그 하부의 언도우프드 GaAs버퍼층에 소오스 및 드레인영역을 형성하는 단계, 상기 제1마스크층을 제거하는 단계, 상기 소오스 및 드레인영역상부에 선택적으로 제2마스크층을 형성하는 단계, 노출된 상기 산화방지용 n⁺GaAs층상에 n⁺GaAs층과 n⁺In_xGa|₁-_xAs층을 차례로 성장시키는 단계, 제2영역의 상기 n⁺In_xGa₁-_xAs층에만 선택적으로 실리콘이온을 주입하는 단계, 상기 제2마스크층을 제거하는 단계, 제1영역과 제2영역의 상기 n⁺In_xGa₁-_xAs층상에 각각 게이트를 형성하는 단계, 및 상기 소오스 및 드레인영역 상부에 소오스전극과 드레인전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
6. 제5항에 있어서, 상기 산화방지용 n⁺GaAs층은 20-30Å두께로 형성하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
7. 제5항에 있어서, 상기 소오스 및 드레인영역은 상기 산화방지용 n⁺GaAs층의 선택적 제거에 의해 노출된 상기 언도우프드 Al_yGa₁-_yAs(y=0.5)층 및 언도우프드 GaAs버퍼층에 선택적으로 실리콘이온을 주입하여 형성하는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.
8. 제5항에 있어서, 상기 게이트를 형성하는 단계후에 열처리단계가 더 포함되는 것을 특징으로 하는 증식형-공핍형 전계효과트랜지스터 제조방법.