JPH08330325A - 電界効果トランジスタおよび製造方法 - Google Patents
電界効果トランジスタおよび製造方法Info
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- JPH08330325A JPH08330325A JP7133172A JP13317295A JPH08330325A JP H08330325 A JPH08330325 A JP H08330325A JP 7133172 A JP7133172 A JP 7133172A JP 13317295 A JP13317295 A JP 13317295A JP H08330325 A JPH08330325 A JP H08330325A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】
【目的】 微細ゲート電極の電界効果トランジスタにお
いて、ソース抵抗及びゲート抵抗を低減し、かつドレイ
ン耐圧を向上させて高周波特性の向上を図る。 【構成】 チャネル層１上にゲート電極５があり、ゲー
ト電極５に対してソース側の側面が接しドレイン側の側
面が離れてチャネル層１上にコンタクト層３があり、コ
ンタクト層３上にコンタクト層４があり、この上にソー
スとドレインのオーム性電極があり、ゲート電極５の上
部には接続配線６がある。 【効果】薄いコンタクト層３と厚いコンタクト層４に分
割し、薄いコンタクト層３をゲート電極５に接触させる
ため、オーム性電極のコンタクト抵抗とゲート寄生容量
で相対する問題がなくなり、両者を同時に改善すること
ができる。
いて、ソース抵抗及びゲート抵抗を低減し、かつドレイ
ン耐圧を向上させて高周波特性の向上を図る。 【構成】 チャネル層１上にゲート電極５があり、ゲー
ト電極５に対してソース側の側面が接しドレイン側の側
面が離れてチャネル層１上にコンタクト層３があり、コ
ンタクト層３上にコンタクト層４があり、この上にソー
スとドレインのオーム性電極があり、ゲート電極５の上
部には接続配線６がある。 【効果】薄いコンタクト層３と厚いコンタクト層４に分
割し、薄いコンタクト層３をゲート電極５に接触させる
ため、オーム性電極のコンタクト抵抗とゲート寄生容量
で相対する問題がなくなり、両者を同時に改善すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキー接合型電
界効果トランジスタ（以下、ＭＥＳＦＥＴという）及び
ヘテロ接合型電界効果トランジスタ（以下、ＨＪＦＥＴ
という）において、側壁の金属膜を利用しソース抵抗を
下げると共にドレイン耐圧を高めた超短ゲート長の電界
効果トランジスタ（以下、ＦＥＴという）およびその製
造方法に関するものである。
界効果トランジスタ（以下、ＭＥＳＦＥＴという）及び
ヘテロ接合型電界効果トランジスタ（以下、ＨＪＦＥＴ
という）において、側壁の金属膜を利用しソース抵抗を
下げると共にドレイン耐圧を高めた超短ゲート長の電界
効果トランジスタ（以下、ＦＥＴという）およびその製
造方法に関するものである。
【０００２】
【従来の技術】化合物半導体は、Ｓｉに比べて大きな電
子移動度を有することに特徴があり、ＦＥＴおよびこれ
らを集積化したアナログ信号増幅回路，デジタル信号処
理回路等への応用が進んでいる。ＭＥＳＦＥＴの性質と
しての遮断周波数を高めるためには、ゲート長を短縮し
てゲート容量を低減することが重要である。それには、
電子線を用いた直接描画により、微細パターンをレジス
ト膜に形成し、ドライエッチング法により金属膜に転写
する方法があるが、電子線描画は時間がかかり、生産性
が悪いことが問題であった。
子移動度を有することに特徴があり、ＦＥＴおよびこれ
らを集積化したアナログ信号増幅回路，デジタル信号処
理回路等への応用が進んでいる。ＭＥＳＦＥＴの性質と
しての遮断周波数を高めるためには、ゲート長を短縮し
てゲート容量を低減することが重要である。それには、
電子線を用いた直接描画により、微細パターンをレジス
ト膜に形成し、ドライエッチング法により金属膜に転写
する方法があるが、電子線描画は時間がかかり、生産性
が悪いことが問題であった。
【０００３】このような電子線描画を用いずに生産性を
高めた方法として、特開平１−１０７５７７号に開示さ
れた「電界効果トランジスタの製造方法」に、金属側壁
を利用する方法が示されている（従来例１）。従来例１
の製造方法を図１８〜２１に示す。図１８に示すよう
に、チャネル層（ｎ形ＧａＡｓ）１を有する半絶縁性Ｇ
ａＡｓ基板９の表面に、垂直にドライ加工した絶縁膜
（ＳｉＯ2）４１を設ける。次に図１９に示すように、
絶縁膜（ＳｉＯ2）４１を覆うようにショットキー性金
属膜（ＷＳｉ）４２を成長させる。次に図２０に示すよ
うに、このショットキー性金属膜４２を垂直にドライ加
工して絶縁膜４１の側面に金属側壁４３を残す。最後に
図２１に示すように、余分な絶縁膜４１をエッチング除
去し、金属側壁４３を微細なゲート電極５として残す。
７はソース電極，８はドレイン電極である。
高めた方法として、特開平１−１０７５７７号に開示さ
れた「電界効果トランジスタの製造方法」に、金属側壁
を利用する方法が示されている（従来例１）。従来例１
の製造方法を図１８〜２１に示す。図１８に示すよう
に、チャネル層（ｎ形ＧａＡｓ）１を有する半絶縁性Ｇ
ａＡｓ基板９の表面に、垂直にドライ加工した絶縁膜
（ＳｉＯ2）４１を設ける。次に図１９に示すように、
絶縁膜（ＳｉＯ2）４１を覆うようにショットキー性金
属膜（ＷＳｉ）４２を成長させる。次に図２０に示すよ
うに、このショットキー性金属膜４２を垂直にドライ加
工して絶縁膜４１の側面に金属側壁４３を残す。最後に
図２１に示すように、余分な絶縁膜４１をエッチング除
去し、金属側壁４３を微細なゲート電極５として残す。
７はソース電極，８はドレイン電極である。
【０００４】このようなドライエッチングの垂直加工性
を利用する方法によれば、微細ゲート長を精度良く形成
することが可能である。しかし、この素子では、ソース
電極７へチャネル層１で引き出すためにソース・ゲート
間の抵抗（ソース抵抗）が大きいこと、およびゲート電
極５が薄いために端子へ引出すゲート抵抗が大きいこと
が問題である。
を利用する方法によれば、微細ゲート長を精度良く形成
することが可能である。しかし、この素子では、ソース
電極７へチャネル層１で引き出すためにソース・ゲート
間の抵抗（ソース抵抗）が大きいこと、およびゲート電
極５が薄いために端子へ引出すゲート抵抗が大きいこと
が問題である。
【０００５】そこで従来例１を改善してソース抵抗を低
減した製造方法が特開平４−２１２４２８号の「半導体
装置の製造方法」に提案されている（従来例２）。この
従来例２の製造方法を図２２〜２４に示す。
減した製造方法が特開平４−２１２４２８号の「半導体
装置の製造方法」に提案されている（従来例２）。この
従来例２の製造方法を図２２〜２４に示す。
【０００６】図２２に示すように、半絶縁性ＧａＡｓ基
板９上にバッファ層および電子走行層としてのｉ形Ｇａ
Ａｓ（図示せず）と、エンハンスメント型電子供給層４
４としてのｎ形ＡｌＧａＡｓをエピタキシャル成長さ
せ、その基板９上に、ホトレジスト膜をパターニング
し、ショットキー性金属ＷＳｉを厚さ１５０ｎｍスパッ
タ堆積し、ＣＦ4ガスを用いた反応性イオンエッチング
（ＲＩＥ）により異方性加工して金属を側面に残し、ホ
トレジスト膜を除去して横幅１００ｎｍの金属ＷＳｉか
らなるゲート電極５を設け、選択エピタキシャル成長に
よりｎ形ＧａＡｓをキャリア濃度２×１０18ｃｍ-3，厚
さ１０ｎｍで設けて第１コンタクト層（ｎ形ＧａＡｓ）
３を形成する。
板９上にバッファ層および電子走行層としてのｉ形Ｇａ
Ａｓ（図示せず）と、エンハンスメント型電子供給層４
４としてのｎ形ＡｌＧａＡｓをエピタキシャル成長さ
せ、その基板９上に、ホトレジスト膜をパターニング
し、ショットキー性金属ＷＳｉを厚さ１５０ｎｍスパッ
タ堆積し、ＣＦ4ガスを用いた反応性イオンエッチング
（ＲＩＥ）により異方性加工して金属を側面に残し、ホ
トレジスト膜を除去して横幅１００ｎｍの金属ＷＳｉか
らなるゲート電極５を設け、選択エピタキシャル成長に
よりｎ形ＧａＡｓをキャリア濃度２×１０18ｃｍ-3，厚
さ１０ｎｍで設けて第１コンタクト層（ｎ形ＧａＡｓ）
３を形成する。
【０００７】図２３に示すように、ＳｉＯ2膜を厚さ１
８０ｎｍ成長させ、異方性ＲＩＥ加工して絶縁膜側壁４
５をゲート電極５の側面に形成し、図２４に示すように
選択エピタキシャル成長によりｎ形ＧａＡｓをキャリア
濃度２×１０18ｃｍ-3，厚さ１００ｎｍで設けて第２コ
ンタクト層４を形成する。さらに第２コンタクト層４上
にソースおよびドレインの電極７，８を形成してエンハ
ンスメント型ＨＪＦＥＴが完成する。
８０ｎｍ成長させ、異方性ＲＩＥ加工して絶縁膜側壁４
５をゲート電極５の側面に形成し、図２４に示すように
選択エピタキシャル成長によりｎ形ＧａＡｓをキャリア
濃度２×１０18ｃｍ-3，厚さ１００ｎｍで設けて第２コ
ンタクト層４を形成する。さらに第２コンタクト層４上
にソースおよびドレインの電極７，８を形成してエンハ
ンスメント型ＨＪＦＥＴが完成する。
【０００８】従来例２によれば、選択エピタキシャル成
長の第１コンタクト層３をゲート電極５に接して形成す
ることにより、表面空乏層が電子供給層４４まで届かな
くなり、ソース抵抗およびドレイン抵抗が低減される。
また、コンタクト層を２層化して第２コンタクト層４を
離すことにより、ゲート寄生容量が低減される。しか
し、ソースとドレインの電極７，８が対称な素子のた
め、ドレイン耐圧を確保するには限界がある。
長の第１コンタクト層３をゲート電極５に接して形成す
ることにより、表面空乏層が電子供給層４４まで届かな
くなり、ソース抵抗およびドレイン抵抗が低減される。
また、コンタクト層を２層化して第２コンタクト層４を
離すことにより、ゲート寄生容量が低減される。しか
し、ソースとドレインの電極７，８が対称な素子のた
め、ドレイン耐圧を確保するには限界がある。
【０００９】ドレイン耐圧を向上させるための非対称な
素子の製造方法（従来例３）を図２５〜２８に示す。図
２５に示すように、バッファ層および電子供給層として
のｉ形ＧａＡｓ（図示せず）と、電子供給層４４として
ｎ形ＡｌＧａＡｓを成長させた半絶縁性ＧａＡｓ基板９
上に、絶縁膜４１を厚さ４００ｎｍ堆積し、ホトレジス
ト膜をマスクとしてＲＩＥで矩形に加工する。図２６に
示すように、ショットキー性金属ＷＳｉを厚さ１５０ｎ
ｍ堆積し、異方性ＲＩＥ加工により金属側壁としてのゲ
ート電極５を絶縁膜４１の両側に形成する。図２７に示
すように、選択エピタキシャル成長によりｎ形ＧａＡｓ
をキャリア濃度２×１０18ｃｍ-3，厚さ１００ｎｍで設
け、コンタクト層（ｎ形ＧａＡｓ）４６を形成する。図
２８に示すように、コンタクト層４６上にソース電極７
を形成し、かつ絶縁膜４１の中央に開口を設けてドレイ
ン電極８を形成してディプリーション型ＨＪＦＥＴが完
成する。
素子の製造方法（従来例３）を図２５〜２８に示す。図
２５に示すように、バッファ層および電子供給層として
のｉ形ＧａＡｓ（図示せず）と、電子供給層４４として
ｎ形ＡｌＧａＡｓを成長させた半絶縁性ＧａＡｓ基板９
上に、絶縁膜４１を厚さ４００ｎｍ堆積し、ホトレジス
ト膜をマスクとしてＲＩＥで矩形に加工する。図２６に
示すように、ショットキー性金属ＷＳｉを厚さ１５０ｎ
ｍ堆積し、異方性ＲＩＥ加工により金属側壁としてのゲ
ート電極５を絶縁膜４１の両側に形成する。図２７に示
すように、選択エピタキシャル成長によりｎ形ＧａＡｓ
をキャリア濃度２×１０18ｃｍ-3，厚さ１００ｎｍで設
け、コンタクト層（ｎ形ＧａＡｓ）４６を形成する。図
２８に示すように、コンタクト層４６上にソース電極７
を形成し、かつ絶縁膜４１の中央に開口を設けてドレイ
ン電極８を形成してディプリーション型ＨＪＦＥＴが完
成する。
【００１０】従来例３によれば、選択エピタキシャル成
長のコンタクト層４６をゲート電極５の片側に接して形
成することにより、ソース抵抗が低減され、オーム性の
ドレイン電極８をゲート電極５から離して設けることに
より、ドレイン耐圧が高められる。
長のコンタクト層４６をゲート電極５の片側に接して形
成することにより、ソース抵抗が低減され、オーム性の
ドレイン電極８をゲート電極５から離して設けることに
より、ドレイン耐圧が高められる。
【００１１】さらにソース抵抗のみではなく、側壁で薄
化されたゲート電極は、ゲート直列抵抗が高いため、こ
のゲート抵抗を低減する製造方法が特開平５−２１１１
７０号の「電界効果トランジスタの製造方法」（従来例
４）に提案されている。その従来例に係る製造方法を図
２９〜３２に示す。
化されたゲート電極は、ゲート直列抵抗が高いため、こ
のゲート抵抗を低減する製造方法が特開平５−２１１１
７０号の「電界効果トランジスタの製造方法」（従来例
４）に提案されている。その従来例に係る製造方法を図
２９〜３２に示す。
【００１２】図２９に示すように、表面側から導電層１
３としてのｎ形ＧａＡｓ：２５０ｎｍと、バッファ層
（図示せず）としてのｉ形ＡｌＧａＡｓとＧａＡｓを成
長させた半絶縁性ＧａＡＳ基板９において、基板９の表
面に厚さ０．３μｍの絶縁膜（ＳｉＯ2）１４と厚さ
０．５μｍの第１の金属膜（Ｍｏ）４６を成長させる。
この後、両層に間隔０．７μｍのドライエッチング開口
を設けると同時に、ＣＣｌ2Ｆ2ガスを用いて導電層（ｎ
形ＧａＡｓ層）１３を１００ｎｍエッチングし、リセス
部を形成する。図３０に示すように、実施例１と同様
に、開口の内側にＭｏＳｉ2の金属側壁１７を設ける。
図３１に示すように、開口の片側の金属側壁１７をホト
レジスト膜１８で１μｍ覆い、余分な金属側壁１７，金
属膜４６、および絶縁膜１４をエッチング除去する。こ
れにより図３２に示すように、リセス開口の片側にオフ
セットされ片持梁４７を有するゲート電極５が形成され
る。最後に導電層１３上にＡｕＧｅＮｉのオーム性合金
によるソース電極７とドレイン電極８を形成してＦＥＴ
が完成する。
３としてのｎ形ＧａＡｓ：２５０ｎｍと、バッファ層
（図示せず）としてのｉ形ＡｌＧａＡｓとＧａＡｓを成
長させた半絶縁性ＧａＡＳ基板９において、基板９の表
面に厚さ０．３μｍの絶縁膜（ＳｉＯ2）１４と厚さ
０．５μｍの第１の金属膜（Ｍｏ）４６を成長させる。
この後、両層に間隔０．７μｍのドライエッチング開口
を設けると同時に、ＣＣｌ2Ｆ2ガスを用いて導電層（ｎ
形ＧａＡｓ層）１３を１００ｎｍエッチングし、リセス
部を形成する。図３０に示すように、実施例１と同様
に、開口の内側にＭｏＳｉ2の金属側壁１７を設ける。
図３１に示すように、開口の片側の金属側壁１７をホト
レジスト膜１８で１μｍ覆い、余分な金属側壁１７，金
属膜４６、および絶縁膜１４をエッチング除去する。こ
れにより図３２に示すように、リセス開口の片側にオフ
セットされ片持梁４７を有するゲート電極５が形成され
る。最後に導電層１３上にＡｕＧｅＮｉのオーム性合金
によるソース電極７とドレイン電極８を形成してＦＥＴ
が完成する。
【００１３】従来例４によれば、側壁による電極に片持
梁４７を付加することにより、微細なゲート長を維持し
てゲート電極の断面積を拡大することができ、ゲート抵
抗が低減できる。また、ゲート電極５がリセス内でソー
ス側に接することによりソース抵抗が低減され、ドレイ
ン側が離れることによりドレイン耐圧が高められる。
梁４７を付加することにより、微細なゲート長を維持し
てゲート電極の断面積を拡大することができ、ゲート抵
抗が低減できる。また、ゲート電極５がリセス内でソー
ス側に接することによりソース抵抗が低減され、ドレイ
ン側が離れることによりドレイン耐圧が高められる。
【００１４】
【発明が解決しようとする課題】上述した従来例２，３
では、選択エピタキシャル成長によるコンタクト層を用
いるが、大気中に放置した化合物表面には、酸化物もし
くは水酸化物の変質層があり、この変質層を完全に除去
し良好な導電性を確保することが難しい。加熱した成長
装置内で塩酸（ＨＣｌ）ガスやアルシン（ＡｓＨ3）を
流すと、大半の酸化層は除去されるが、最表面の１層に
は結合の強い酸化物が残る。さらに、酸化物を取ろうと
して温度を高めると、表面側の結晶成分元素が気化して
抜け、結晶欠陥が生じ易い。このような酸化層もしくは
欠陥層がある結晶表面にエピタキシャル成長させても、
コンタクト接合の抵抗が連続成長した場合に比べて十分
に下がらない。また、ＡｌＧａＡｓはＡｌが酸化し易く
除去し難いため、ＧａＡｓ等に比べると、コンタクト導
通がさらに得難い。
では、選択エピタキシャル成長によるコンタクト層を用
いるが、大気中に放置した化合物表面には、酸化物もし
くは水酸化物の変質層があり、この変質層を完全に除去
し良好な導電性を確保することが難しい。加熱した成長
装置内で塩酸（ＨＣｌ）ガスやアルシン（ＡｓＨ3）を
流すと、大半の酸化層は除去されるが、最表面の１層に
は結合の強い酸化物が残る。さらに、酸化物を取ろうと
して温度を高めると、表面側の結晶成分元素が気化して
抜け、結晶欠陥が生じ易い。このような酸化層もしくは
欠陥層がある結晶表面にエピタキシャル成長させても、
コンタクト接合の抵抗が連続成長した場合に比べて十分
に下がらない。また、ＡｌＧａＡｓはＡｌが酸化し易く
除去し難いため、ＧａＡｓ等に比べると、コンタクト導
通がさらに得難い。
【００１５】また従来例３では、ドレイン電極は薄いチ
ャネル（半導体）層に直接に接触するため、コンタクト
抵抗が大きく、また、この電極端で電界集中するためド
レイン耐圧が低く、素子が急激に破壊し易い。ＡｕＧｅ
等で合金接触したオーム性電極は、合金反応した層が数
十ｎｍあり、特に共晶的な合金反応した層領域は抵抗率
が高い。
ャネル（半導体）層に直接に接触するため、コンタクト
抵抗が大きく、また、この電極端で電界集中するためド
レイン耐圧が低く、素子が急激に破壊し易い。ＡｕＧｅ
等で合金接触したオーム性電極は、合金反応した層が数
十ｎｍあり、特に共晶的な合金反応した層領域は抵抗率
が高い。
【００１６】そこで一般的に、合金層の下に導電層を厚
く残すことにより電流を回り込ませて、電流が合金層を
貫通する面積を確保し、総合的に電極の接触抵抗を下げ
ることが行われる。逆に導電層が薄く電流の回り込みが
ない場合には、導電層が合金層の側面に接触するだけの
ため、オーム性電極への抵抗が高くなる。そして、この
合金層は、薄く抵抗率が高いため、電界集中して破壊し
易い。
く残すことにより電流を回り込ませて、電流が合金層を
貫通する面積を確保し、総合的に電極の接触抵抗を下げ
ることが行われる。逆に導電層が薄く電流の回り込みが
ない場合には、導電層が合金層の側面に接触するだけの
ため、オーム性電極への抵抗が高くなる。そして、この
合金層は、薄く抵抗率が高いため、電界集中して破壊し
易い。
【００１７】また従来例４では、ゲート電極をディプリ
ーション構造内に堀込み、ゲート電極はソース側の導電
層に接触させているため、ソース抵抗が低く、ドレイン
電極は厚い導電層上にあるため、コンタクト抵抗が低
く、ゲート・ドレイン間には堀込みの隙間があり、ドレ
イン耐圧が確保される。しかしながら、最初の導電層が
厚く堀込みが大きい場合、ソース抵抗は下がるが、ゲー
ト電極と導電層の接触面積が増えるため、ゲート容量が
増大して高周波特性が下がり、堀込みのドレイン端で電
界集中し、ドレイン耐圧も低下する。一方、最初の導電
層が薄く堀込みが小さい場合、ソース電極やドレイン電
極の下の合金化しない導電層が薄くコンタクト抵抗が大
きくなり、この抵抗を含むソース抵抗も増大する。
ーション構造内に堀込み、ゲート電極はソース側の導電
層に接触させているため、ソース抵抗が低く、ドレイン
電極は厚い導電層上にあるため、コンタクト抵抗が低
く、ゲート・ドレイン間には堀込みの隙間があり、ドレ
イン耐圧が確保される。しかしながら、最初の導電層が
厚く堀込みが大きい場合、ソース抵抗は下がるが、ゲー
ト電極と導電層の接触面積が増えるため、ゲート容量が
増大して高周波特性が下がり、堀込みのドレイン端で電
界集中し、ドレイン耐圧も低下する。一方、最初の導電
層が薄く堀込みが小さい場合、ソース電極やドレイン電
極の下の合金化しない導電層が薄くコンタクト抵抗が大
きくなり、この抵抗を含むソース抵抗も増大する。
【００１８】本発明の目的は、ゲート長の微細化と同時
にゲート寄生容量をあまり増大させずにソース直列抵抗
およびゲート直列抵抗を低減し、かつドレイン耐圧を向
上させた電界効果トランジスタおよびその製造方法を提
供することにある。
にゲート寄生容量をあまり増大させずにソース直列抵抗
およびゲート直列抵抗を低減し、かつドレイン耐圧を向
上させた電界効果トランジスタおよびその製造方法を提
供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電界効果トランジスタは、チャネル層
と、ゲート電極と、下層のコンタクト層と、上層のコン
タクト層と、ソース電極及びドレイン電極とを有する電
界効果トランジスタであって、チャネル層は半導体基板
上に設けられたものであり、ゲート電極は前記チャネル
層から立上げられて設けられたものであり、下層のコン
タンクト層は、前記チャネル層上に設けられ、一側面が
前記ゲート電極に接触し、他側面が前記ゲート電極とは
非接触状態に保持されたものであり、上層のコンタクト
層は前記下層のコンタクト層上に位置し、前記ゲート電
極とは非接触状態に保持されたものであり、ソース電極
及びドレイン電極は前記上層のコンタクト層上に設けら
れたものである。
め、本発明に係る電界効果トランジスタは、チャネル層
と、ゲート電極と、下層のコンタクト層と、上層のコン
タクト層と、ソース電極及びドレイン電極とを有する電
界効果トランジスタであって、チャネル層は半導体基板
上に設けられたものであり、ゲート電極は前記チャネル
層から立上げられて設けられたものであり、下層のコン
タンクト層は、前記チャネル層上に設けられ、一側面が
前記ゲート電極に接触し、他側面が前記ゲート電極とは
非接触状態に保持されたものであり、上層のコンタクト
層は前記下層のコンタクト層上に位置し、前記ゲート電
極とは非接触状態に保持されたものであり、ソース電極
及びドレイン電極は前記上層のコンタクト層上に設けら
れたものである。
【００２０】また前記上層のコンタクト層は前記下層の
コンタクト層より厚い膜厚を有するものである。
コンタクト層より厚い膜厚を有するものである。
【００２１】また前記下層のコンタクト層は、ソース電
極側が前記ゲート電極に接触し、ドレイン電極側が前記
ゲート電極とは非接触である。
極側が前記ゲート電極に接触し、ドレイン電極側が前記
ゲート電極とは非接触である。
【００２２】また本発明に係る電界効果トランジスタの
製造方法は、半導体成長工程と、上層コンタクト形成工
程と、下層コンタクト形成工程と、ゲート電極形成工程
と、ソース・ドレイン形成工程とを有する電界効果トラ
ンジスタの製造方法であって、半導体成長工程は、半導
体基板上にチャネル層を形成した後、該チャネル層上に
下層のコンタクト層と上層のコンタクト層との膜厚をも
つ半導体層を成長させる処理であり、上層コンタクト形
成工程は、前記半導体層を被覆する被覆層に該半導体層
に達する開口を形成し、該開口の底部に半導体層の表層
側を露出させて、該半導体層の表層側に上層のコンタク
ト層を形成する処理であり、下層コンタクト形成工程
は、前記開口の内面に絶縁側壁を堆積して該開口の大き
さを縮小し、縮小した開口の領域内で前記半導体層を下
方に掘り下げて該開口内に半導体層の下層側を露出さ
せ、前記上層のコンタクト層に対して階層化された下層
のコンタクト層を形成する処理であり、ゲート電極形成
工程は、前記下層のコンタクト層に接触させ、かつ前記
上層のコンタクト層とは非接触状態でゲート電極をチャ
ネル層から立上げて形成する処理であり、ソース・ドレ
イン形成工程は、前記上層のコンタクト層上にオーム性
電極のソース及びドレインを形成する処理である。
製造方法は、半導体成長工程と、上層コンタクト形成工
程と、下層コンタクト形成工程と、ゲート電極形成工程
と、ソース・ドレイン形成工程とを有する電界効果トラ
ンジスタの製造方法であって、半導体成長工程は、半導
体基板上にチャネル層を形成した後、該チャネル層上に
下層のコンタクト層と上層のコンタクト層との膜厚をも
つ半導体層を成長させる処理であり、上層コンタクト形
成工程は、前記半導体層を被覆する被覆層に該半導体層
に達する開口を形成し、該開口の底部に半導体層の表層
側を露出させて、該半導体層の表層側に上層のコンタク
ト層を形成する処理であり、下層コンタクト形成工程
は、前記開口の内面に絶縁側壁を堆積して該開口の大き
さを縮小し、縮小した開口の領域内で前記半導体層を下
方に掘り下げて該開口内に半導体層の下層側を露出さ
せ、前記上層のコンタクト層に対して階層化された下層
のコンタクト層を形成する処理であり、ゲート電極形成
工程は、前記下層のコンタクト層に接触させ、かつ前記
上層のコンタクト層とは非接触状態でゲート電極をチャ
ネル層から立上げて形成する処理であり、ソース・ドレ
イン形成工程は、前記上層のコンタクト層上にオーム性
電極のソース及びドレインを形成する処理である。
【００２３】また配線形成工程を有し、配線形成工程
は、前記上層のコンタクト層上に絶縁膜を堆積させて平
坦化させるとともに、ゲート電極を絶縁膜から露出さ
せ、その露出したゲート電極に接続配線を設ける処理で
ある。
は、前記上層のコンタクト層上に絶縁膜を堆積させて平
坦化させるとともに、ゲート電極を絶縁膜から露出さ
せ、その露出したゲート電極に接続配線を設ける処理で
ある。
【００２４】
【作用】本発明の電界効果トランジスタ（ＦＥＴ）は、
上述した従来例２，３のようにコンタクト層を層毎に再
成長させるものではなく、結晶層を連続して成長させた
ものを上部から開口していくため、界面のコンタクト抵
抗を低減できる。
上述した従来例２，３のようにコンタクト層を層毎に再
成長させるものではなく、結晶層を連続して成長させた
ものを上部から開口していくため、界面のコンタクト抵
抗を低減できる。
【００２６】本発明のＦＥＴは、従来例３のように薄い
チャネル層上に直接にオーム性電極を設けるものではな
く、厚いコンタクト層でチャネル層に接触し、オーム性
電極は厚いコンタクト層上に設けられるため、コンタク
ト抵抗が低く電界集中が緩和される。またコンタクト層
が複数に階層化されて疑似傾斜化することによっても、
電界集中が緩和される。
チャネル層上に直接にオーム性電極を設けるものではな
く、厚いコンタクト層でチャネル層に接触し、オーム性
電極は厚いコンタクト層上に設けられるため、コンタク
ト抵抗が低く電界集中が緩和される。またコンタクト層
が複数に階層化されて疑似傾斜化することによっても、
電界集中が緩和される。
【００２７】本発明のＦＥＴは、従来例４のように単一
のコンタクト層にゲート電極を接触させず、薄いコンタ
クト層と厚いコンタクト層とに分割し、薄いコンタクト
層をゲート電極に接触させるため、オーム性電極のコン
タクト抵抗とゲート寄生容量で相対する問題がなくな
り、両者を同時に改善することができる。また、ドレイ
ン側では、コンタクト層を複数に階層化することによ
り、電界の集中点が分散化してドレイン耐圧が向上され
る。
のコンタクト層にゲート電極を接触させず、薄いコンタ
クト層と厚いコンタクト層とに分割し、薄いコンタクト
層をゲート電極に接触させるため、オーム性電極のコン
タクト抵抗とゲート寄生容量で相対する問題がなくな
り、両者を同時に改善することができる。また、ドレイ
ン側では、コンタクト層を複数に階層化することによ
り、電界の集中点が分散化してドレイン耐圧が向上され
る。
【００２８】ゲート電極を短くすると、２次元的な短チ
ャネル効果が生じやすいため、ゲート長に対応してチャ
ネル厚を薄くする必要があり、同時に濃度を高くしてゲ
ートしきい電圧を合わせる必要がある。薄層化されたチ
ャネル層は、表面の酸化等で表面準位が変化して敏感で
あり、ソース抵抗を変動させる要因となる。また、ドレ
イン側でのアバランシェで発生した正孔が流れてきてソ
ース抵抗を変動させるため、キンク現象やドレイン電流
飽和性の悪化等が生じ易い。そこで、ソース側の導電層
をチャネル層より少し厚くしておくことにより、このよ
うな変調を小さくできる。単にソース抵抗を下げるだけ
ではなく、ディプリーション型の素子にも有効である。
ャネル効果が生じやすいため、ゲート長に対応してチャ
ネル厚を薄くする必要があり、同時に濃度を高くしてゲ
ートしきい電圧を合わせる必要がある。薄層化されたチ
ャネル層は、表面の酸化等で表面準位が変化して敏感で
あり、ソース抵抗を変動させる要因となる。また、ドレ
イン側でのアバランシェで発生した正孔が流れてきてソ
ース抵抗を変動させるため、キンク現象やドレイン電流
飽和性の悪化等が生じ易い。そこで、ソース側の導電層
をチャネル層より少し厚くしておくことにより、このよ
うな変調を小さくできる。単にソース抵抗を下げるだけ
ではなく、ディプリーション型の素子にも有効である。
【００２９】
【実施例】以下、本発明の実施例を図により説明する。
【００３０】（実施例１）図１は、本発明の実施例１に
係る電界効果トランジスタを示す断面構造図であって、
図１のＡ−Ａ’線断面図、図２は同平面図である。
係る電界効果トランジスタを示す断面構造図であって、
図１のＡ−Ａ’線断面図、図２は同平面図である。
【００３１】図１及び図２に示した実施例１の電界効果
トランジスタは、従来例４のＭＥＳＦＥＴを改良したも
のである。すなわち、半絶縁性ＧａＡｓ基板９上に、ｉ
形ＧａＡｓからなるバッファ層（図示せず（が厚さ５０
０ｎｍに形成されているとともに、ｉ形Ａｌ0.3Ｇａ0.7
Ａｓからなるバッファ層１０が厚さ２００ｎｍに形成さ
れている。このバッファ層上に、濃度５×１０17ｃ
ｍ-3，厚さ８０ｎｍのｎ形ＧａＡｓからなるチャネル層
１が形成されている。このチャネル層１上には、硅化モ
リブデン（ＭｏＳｉ）からなる横幅（ゲート長）０．１
μｍで立上ったゲート電極５が形成されている。
トランジスタは、従来例４のＭＥＳＦＥＴを改良したも
のである。すなわち、半絶縁性ＧａＡｓ基板９上に、ｉ
形ＧａＡｓからなるバッファ層（図示せず（が厚さ５０
０ｎｍに形成されているとともに、ｉ形Ａｌ0.3Ｇａ0.7
Ａｓからなるバッファ層１０が厚さ２００ｎｍに形成さ
れている。このバッファ層上に、濃度５×１０17ｃ
ｍ-3，厚さ８０ｎｍのｎ形ＧａＡｓからなるチャネル層
１が形成されている。このチャネル層１上には、硅化モ
リブデン（ＭｏＳｉ）からなる横幅（ゲート長）０．１
μｍで立上ったゲート電極５が形成されている。
【００３２】また、チャネル層１上に濃度５×１０17ｃ
ｍ-3，厚さ２０ｎｍのｎ形ＧａＡｓからなる第１コンタ
クト層３があり、この第１コンタクト層３のソース側の
側面がゲート電極５に接し、ドレイン側の側面がゲート
電極５から０．５μｍ離れている。ソース側及びドレイ
ン側の第１コンタクト層３上において、第１コンタクト
層３の縁部から０．３μｍ後退した位置に濃度５×１０
17ｃｍ-3，厚さ２００ｎｍの第２コンタクト層４があ
る。さらに第２コンタクト層４上において、第２コンタ
クト層４の縁部からソース側に１．０μｍ後退した位置
及びドレイン側に２．０μｍ後退した位置に各々のＡｕ
ＧｅＮｉオーム性電極７，８がある。
ｍ-3，厚さ２０ｎｍのｎ形ＧａＡｓからなる第１コンタ
クト層３があり、この第１コンタクト層３のソース側の
側面がゲート電極５に接し、ドレイン側の側面がゲート
電極５から０．５μｍ離れている。ソース側及びドレイ
ン側の第１コンタクト層３上において、第１コンタクト
層３の縁部から０．３μｍ後退した位置に濃度５×１０
17ｃｍ-3，厚さ２００ｎｍの第２コンタクト層４があ
る。さらに第２コンタクト層４上において、第２コンタ
クト層４の縁部からソース側に１．０μｍ後退した位置
及びドレイン側に２．０μｍ後退した位置に各々のＡｕ
ＧｅＮｉオーム性電極７，８がある。
【００３３】また、ゲート電極５上には、ゲート抵抗を
下げるためのモリブデン（Ｍｏ）からなるゲート給電配
線６（横０．７μｍ，縦０．７μｍ）がある。
下げるためのモリブデン（Ｍｏ）からなるゲート給電配
線６（横０．７μｍ，縦０．７μｍ）がある。
【００３４】また図２に示すように素子領域１１以外
は、Ｂ+（ほう素）をイオン注入した欠陥による素子分
離領域１２となっている。線状のゲート電極５は、素子
領域１１を横切るように設けられ、このゲート電極５を
覆うようにゲート給電配線６が設けられている。
は、Ｂ+（ほう素）をイオン注入した欠陥による素子分
離領域１２となっている。線状のゲート電極５は、素子
領域１１を横切るように設けられ、このゲート電極５を
覆うようにゲート給電配線６が設けられている。
【００３５】次に図１，２に示した実施例１に係る電界
効果トランジスタの製造方法を図３〜図１１を参照して
説明する。まず図３に示すように、半絶縁性ＧａＡｓ基
板９上に分子線エピタキシャル成長により、厚さ５００
ｎｍのｉ形ＧａＡｓ層（図示せず），厚さ２００ｎｍの
ｉ形Ａｌ0.3Ｇａ0.7Ａｓからなるバッファ層１０と、厚
さ３００ｎｍで濃度５×１０17ｃｍ-3のｎ形導電層１３
とを上下に成長させる。さらにｎ形導電層１３上に厚さ
１．０μｍの絶縁膜（ＳｉＯ2膜）１４を堆積し、ホト
レジスト膜によるパターンマスクを用いてマグネトロン
方式ドライエッチングでＣＨＦ3ガスを使用し、横幅
１．２μｍの開口１５をＳｉＯ2膜１４に設ける。開口
１５の底部に露出したｎ形ＧａＡｓ層１３の表面を、濃
リン酸：過酸化水素水：水＝４：１：２００で調合した
エッチング液（リン酸過水）で堀込み、第１コンタクト
層３を形成する。この方法として、基板９とは別体の基
板上に設けた広い開口に２つの水銀電極を当てて逆方向
接合の容量評価を行い、ピンチオフ電圧Ｖｐが−２．０
Ｖになるまでエッチングを行う。これにより目的の細い
開口１５内に約１００ｎｍのｎ形第１コンタクト層３が
形成される。
効果トランジスタの製造方法を図３〜図１１を参照して
説明する。まず図３に示すように、半絶縁性ＧａＡｓ基
板９上に分子線エピタキシャル成長により、厚さ５００
ｎｍのｉ形ＧａＡｓ層（図示せず），厚さ２００ｎｍの
ｉ形Ａｌ0.3Ｇａ0.7Ａｓからなるバッファ層１０と、厚
さ３００ｎｍで濃度５×１０17ｃｍ-3のｎ形導電層１３
とを上下に成長させる。さらにｎ形導電層１３上に厚さ
１．０μｍの絶縁膜（ＳｉＯ2膜）１４を堆積し、ホト
レジスト膜によるパターンマスクを用いてマグネトロン
方式ドライエッチングでＣＨＦ3ガスを使用し、横幅
１．２μｍの開口１５をＳｉＯ2膜１４に設ける。開口
１５の底部に露出したｎ形ＧａＡｓ層１３の表面を、濃
リン酸：過酸化水素水：水＝４：１：２００で調合した
エッチング液（リン酸過水）で堀込み、第１コンタクト
層３を形成する。この方法として、基板９とは別体の基
板上に設けた広い開口に２つの水銀電極を当てて逆方向
接合の容量評価を行い、ピンチオフ電圧Ｖｐが−２．０
Ｖになるまでエッチングを行う。これにより目的の細い
開口１５内に約１００ｎｍのｎ形第１コンタクト層３が
形成される。
【００３６】図４に示すように開口１５の領域に、絶縁
膜としてＳｉＯ2膜を厚さ０．４μｍ堆積し、マグネト
ロン方式ドライエッチングでＣＨ3ガスを用い、開口１
５の側壁に絶縁膜側壁１６を形成する。この厚さ（横
幅）は０．３μｍである。また、結晶エッチングは湿式
のために等方的でＳｉＯ2膜１４の開口１５よりアンダ
ーカットが入るが、気相成長では、このアンダーカット
に絶縁膜が入り込んで埋まり、側壁加工では上部の形状
が下に移行するため問題はない。
膜としてＳｉＯ2膜を厚さ０．４μｍ堆積し、マグネト
ロン方式ドライエッチングでＣＨ3ガスを用い、開口１
５の側壁に絶縁膜側壁１６を形成する。この厚さ（横
幅）は０．３μｍである。また、結晶エッチングは湿式
のために等方的でＳｉＯ2膜１４の開口１５よりアンダ
ーカットが入るが、気相成長では、このアンダーカット
に絶縁膜が入り込んで埋まり、側壁加工では上部の形状
が下に移行するため問題はない。
【００３７】図５に示すように、前記リン酸過水液を用
い、開口１５でのピンチオフ電圧Ｖｐが−１．０Ｖにな
るまで、絶縁膜側壁１６をマスクとしてエッチングを行
い、チャネル層１を形成する。これにより開口１５内に
約８０ｎｍのｎ形チャネル層１が形成される。
い、開口１５でのピンチオフ電圧Ｖｐが−１．０Ｖにな
るまで、絶縁膜側壁１６をマスクとしてエッチングを行
い、チャネル層１を形成する。これにより開口１５内に
約８０ｎｍのｎ形チャネル層１が形成される。
【００３８】図６に示すように、厚さ０．２μｍのＭｏ
ＳｉＯ2膜を開口１５の領域にスパッタ蒸着し、ＣＦ4と
２０％のＯ2からなる混合ガスを用いたマグネトロン方
式の異方性ドライエッチングにより金属側壁１７を絶縁
膜側壁１６上に形成する。このとき、側面への被着が少
ないこと、及び横方向にも少しエッチングされることに
より、ゲート長としての横幅は０．１μｍとなる。ま
た、２回目の結晶エッチングも等方的に行われるが、堀
込み深さが約２０ｎｍ＝０．０２μｍと小さいこと、ス
パッタ蒸着で回り込むことにより、第１コンタクト層３
の縁部３ａに金属側壁１７が接触する。
ＳｉＯ2膜を開口１５の領域にスパッタ蒸着し、ＣＦ4と
２０％のＯ2からなる混合ガスを用いたマグネトロン方
式の異方性ドライエッチングにより金属側壁１７を絶縁
膜側壁１６上に形成する。このとき、側面への被着が少
ないこと、及び横方向にも少しエッチングされることに
より、ゲート長としての横幅は０．１μｍとなる。ま
た、２回目の結晶エッチングも等方的に行われるが、堀
込み深さが約２０ｎｍ＝０．０２μｍと小さいこと、ス
パッタ蒸着で回り込むことにより、第１コンタクト層３
の縁部３ａに金属側壁１７が接触する。
【００３９】図７に示すように、ソース側の金属側壁１
７をホトレジスト膜１８で覆い、ＳＦ6ガスを用いてガ
ス圧を３０Ｐａと高めた等方的な条件でドライエッチン
グを行い、余分な金属側壁１７を除去し、残った金属側
壁１７をゲート電極５とする。この後にホトレジスト膜
１８を除去する。
７をホトレジスト膜１８で覆い、ＳＦ6ガスを用いてガ
ス圧を３０Ｐａと高めた等方的な条件でドライエッチン
グを行い、余分な金属側壁１７を除去し、残った金属側
壁１７をゲート電極５とする。この後にホトレジスト膜
１８を除去する。
【００４０】図８に示すように、厚さ１．０μｍのＳｉ
Ｏ2膜１９を開口１５の領域及びＳｉＯ2膜４上に堆積
し、５００℃で２０分間の熱処理をしてスパッタ蒸着及
びドライ加工の損傷を回復させる。そして、厚さ１．０
μｍのホトレジスト膜２０をＳｉＯ2膜１９上に塗布す
る。
Ｏ2膜１９を開口１５の領域及びＳｉＯ2膜４上に堆積
し、５００℃で２０分間の熱処理をしてスパッタ蒸着及
びドライ加工の損傷を回復させる。そして、厚さ１．０
μｍのホトレジスト膜２０をＳｉＯ2膜１９上に塗布す
る。
【００４１】図９に示すように、ホトレジスト膜２０の
平坦面を利用し、ＣＦ4ガスを用いたリアクティブ・イ
オン・エッチング（ＲＩＥ）で全面をエッチングし、ゲ
ート電極５の上部をＳｉＯ2膜１４から露出させる。こ
のとき、ゲート電極５のＭｏＳｉ2をエッチングしない
ために、Ｏ2を添加しない。この条件ではＳｉＯ2のほう
がホトレジストより２倍ほどエッチング速度が大きく、
凹んだ部分が高くなる傾向があるが、ＳｉＯ2膜１４の
表面自体は緩やかに平滑化される。また、エッチング時
間は、基板９とは別体の基板に厚さ１．０μｍのＳｉＯ
2膜とホトレジスト膜とを同様に形成したものを参照し
て制御する。
平坦面を利用し、ＣＦ4ガスを用いたリアクティブ・イ
オン・エッチング（ＲＩＥ）で全面をエッチングし、ゲ
ート電極５の上部をＳｉＯ2膜１４から露出させる。こ
のとき、ゲート電極５のＭｏＳｉ2をエッチングしない
ために、Ｏ2を添加しない。この条件ではＳｉＯ2のほう
がホトレジストより２倍ほどエッチング速度が大きく、
凹んだ部分が高くなる傾向があるが、ＳｉＯ2膜１４の
表面自体は緩やかに平滑化される。また、エッチング時
間は、基板９とは別体の基板に厚さ１．０μｍのＳｉＯ
2膜とホトレジスト膜とを同様に形成したものを参照し
て制御する。
【００４２】図１０に示すようにＳｉＯ2膜１４から露
出したゲート電極５を覆うように厚さ０．７μｍのＭｏ
膜を堆積し、露出したゲート電極５に接続するようにド
ライ加工してゲート給電配線６を形成する。
出したゲート電極５を覆うように厚さ０．７μｍのＭｏ
膜を堆積し、露出したゲート電極５に接続するようにド
ライ加工してゲート給電配線６を形成する。
【００４３】図１１に示すように、第２コンタクト層４
としてのｎ形ＧａＡｓ層１３上にＡｕＧｅＮｉで４５０
℃熱処理した合金オーム性電極としてのソース電極７と
ドレイン電極８を形成する。この後、バッファード弗酸
等で残ったＳｉＯ2膜１４を除去すると、図１に示した
素子構造が得られる。
としてのｎ形ＧａＡｓ層１３上にＡｕＧｅＮｉで４５０
℃熱処理した合金オーム性電極としてのソース電極７と
ドレイン電極８を形成する。この後、バッファード弗酸
等で残ったＳｉＯ2膜１４を除去すると、図１に示した
素子構造が得られる。
【００４４】この後、素子特性を安定化させゲート寄生
容量を抑制するために、ＳｉＯ2膜を０．１μｍの薄さ
に成長させて特性を評価した。
容量を抑制するために、ＳｉＯ2膜を０．１μｍの薄さ
に成長させて特性を評価した。
【００４５】このような本発明に係るＭＥＳＦＥＴによ
り得られた特性は次のようである。なお、ゲート幅ＷG
＝１００μｍである。 ゲートしきい電圧ＶT＝−１．４Ｖ（ＶD＝２Ｖ，ＩD＝
０．１ｍＡ） ソース抵抗ＲS＝０．４Ωｍｍ 相互コンダクタンスｇｍ＝２９０ｍＳ／ｍｍ（ＶG＝０
Ｖ） ３端子ドレイン耐圧ＢＶD＝１５Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆT＝８３ＧＨｚ
り得られた特性は次のようである。なお、ゲート幅ＷG
＝１００μｍである。 ゲートしきい電圧ＶT＝−１．４Ｖ（ＶD＝２Ｖ，ＩD＝
０．１ｍＡ） ソース抵抗ＲS＝０．４Ωｍｍ 相互コンダクタンスｇｍ＝２９０ｍＳ／ｍｍ（ＶG＝０
Ｖ） ３端子ドレイン耐圧ＢＶD＝１５Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆT＝８３ＧＨｚ
【００４６】次にこの特性をコンタクト層の構造から比
較した。文献の従来例と直接に比較することは難しいた
め、ゲート電極は上部に給電配線を有し、ＶT値をほぼ
同じとして、コンタクト層とＦＥＴ特性の関係を調べ
た。
較した。文献の従来例と直接に比較することは難しいた
め、ゲート電極は上部に給電配線を有し、ＶT値をほぼ
同じとして、コンタクト層とＦＥＴ特性の関係を調べ
た。
【００４７】図３３に示すようにコンタクト層３４が１
層でゲート電極５に接触する場合、コンタクト層の厚さ
（堀込み深さ）ｔｃと、ソース抵抗ＲS，相互コンダク
タンスｇｍ，ドレイン耐圧ＢＶD，遮断周波数ｆTの関係
は次のようである。 ｔｃ（ｎｍ） ２０ ５０ １００ ＲS（Ωｍｍ） １．４ ０．８ ０．３ ｇｍ（ｍＳ／ｍｍ） １９０ ２３０ ３２０ ＢＶD（Ｖ） ９ １２ １１ ｆT（ＧＨｚ） ５７ ６８ ５３
層でゲート電極５に接触する場合、コンタクト層の厚さ
（堀込み深さ）ｔｃと、ソース抵抗ＲS，相互コンダク
タンスｇｍ，ドレイン耐圧ＢＶD，遮断周波数ｆTの関係
は次のようである。 ｔｃ（ｎｍ） ２０ ５０ １００ ＲS（Ωｍｍ） １．４ ０．８ ０．３ ｇｍ（ｍＳ／ｍｍ） １９０ ２３０ ３２０ ＢＶD（Ｖ） ９ １２ １１ ｆT（ＧＨｚ） ５７ ６８ ５３
【００４８】これより１層のコンタクト層の厚味が厚く
なるに従って、ソース抵抗ＲSは小さくなり、相互コン
ダクタンスｇｍは大きくなるが、遮断周波数ｆTはコン
タクト層の厚味が５０ｎｍであるときに最大となった
が、コンタクト層の厚味が１００ｎｍのときには、遮断
周波数は低下する。コンタクト層が薄いときには、ソー
ス抵抗ＲSの低減が遮断周波数ｆTの向上に寄与するが、
コンタクト層がある厚さ以上になると、コンタクト層側
面とゲート電極との接触によるゲート寄生容量が増大
し、遮断周波数ｆTが低下するためと考えられる。
なるに従って、ソース抵抗ＲSは小さくなり、相互コン
ダクタンスｇｍは大きくなるが、遮断周波数ｆTはコン
タクト層の厚味が５０ｎｍであるときに最大となった
が、コンタクト層の厚味が１００ｎｍのときには、遮断
周波数は低下する。コンタクト層が薄いときには、ソー
ス抵抗ＲSの低減が遮断周波数ｆTの向上に寄与するが、
コンタクト層がある厚さ以上になると、コンタクト層側
面とゲート電極との接触によるゲート寄生容量が増大
し、遮断周波数ｆTが低下するためと考えられる。
【００４９】ドレイン耐圧ＢＶDは、コンタクト層を厚
くすると高くなるが、２０ｎｍの薄いときにはドレイン
のオーム性電極端で電界集中が生じ、コンタクト層が厚
くなるに従って堀込み端に電界集中が移って分散するた
めと考えられる。本発明では、ドレイン耐圧ＢＶDは図
３３のものより更に高くなっており、このことは２層の
コンタクト層３，４の構成により電界集中が分散して緩
和しているためと考えられる。
くすると高くなるが、２０ｎｍの薄いときにはドレイン
のオーム性電極端で電界集中が生じ、コンタクト層が厚
くなるに従って堀込み端に電界集中が移って分散するた
めと考えられる。本発明では、ドレイン耐圧ＢＶDは図
３３のものより更に高くなっており、このことは２層の
コンタクト層３，４の構成により電界集中が分散して緩
和しているためと考えられる。
【００５０】次に図３４に示すようにコンタクト層３４
の厚味が１００ｎｍで、ゲート電極５とコンタクト層３
４との間に０．３μｍの間隔Ｓを設けた例の場合、ソー
ス抵抗ＲS，相互コンダクタンスｇｍ，ドレイン耐圧Ｂ
ＶD，遮断周波数ｆTは次のようである。 ＲS＝０．６Ωｍｍ，ｇｍ＝２６０ｍＳ／ｍｍ，ＢＶD＝
１３Ｖ，ｆT＝７５ＧＨｚ
の厚味が１００ｎｍで、ゲート電極５とコンタクト層３
４との間に０．３μｍの間隔Ｓを設けた例の場合、ソー
ス抵抗ＲS，相互コンダクタンスｇｍ，ドレイン耐圧Ｂ
ＶD，遮断周波数ｆTは次のようである。 ＲS＝０．６Ωｍｍ，ｇｍ＝２６０ｍＳ／ｍｍ，ＢＶD＝
１３Ｖ，ｆT＝７５ＧＨｚ
【００５１】チャネル層１自体が負値で深いため、コン
タクト層３４とゲート電極５との間に間隔Ｓを設けるこ
とにより、ソース抵抗ＲSをあまり増大させずに遮断周
波数ｆTを高められるが、図３４に示す構造のものは、
本発明の特性までには至ってない。本発明では、ソース
側のコンタクト層を２層にすることにより、図３４のも
のに比較して改善された上述のような数値を得て、効果
がある。
タクト層３４とゲート電極５との間に間隔Ｓを設けるこ
とにより、ソース抵抗ＲSをあまり増大させずに遮断周
波数ｆTを高められるが、図３４に示す構造のものは、
本発明の特性までには至ってない。本発明では、ソース
側のコンタクト層を２層にすることにより、図３４のも
のに比較して改善された上述のような数値を得て、効果
がある。
【００５２】また図３３の構造のものでは、ドレイン電
圧５Ｖ付近でドレイン電流がステップ状に増大するキン
ク現象が大きくなり、これ以上のドレイン電圧でドレイ
ン電流が増大し飽和性が悪くなった。これに対して本発
明のようにソース側のコンタクト層３をゲート電極５に
接触させることによる効果があることが分かった。
圧５Ｖ付近でドレイン電流がステップ状に増大するキン
ク現象が大きくなり、これ以上のドレイン電圧でドレイ
ン電流が増大し飽和性が悪くなった。これに対して本発
明のようにソース側のコンタクト層３をゲート電極５に
接触させることによる効果があることが分かった。
【００５３】ソース抵抗の測定は、接合ゲートに一定電
流を流した状態で、ドレイン電流を変化させてゲート電
圧の変化から求めている。このときのゲート電圧は正値
でビルトイン電圧に近く、ソース側のゲート空乏層は縮
んでいる。ゲート近傍の露出したチャネル表面にも電位
が伝搬して表面空乏層が縮むため、実際に測定されるソ
ース抵抗は、増幅動作でゲートが負電圧の場合より小さ
くなっていると考えられる。逆に動作時のゲート近傍表
面は、寄生ＦＥＴ的に表面空乏層が変化するため、本発
明のように図１のコンタクト層４の露出結晶面４ａをゲ
ート面５ａより高くすることにより、ゲート空乏層への
影響が小さくなり、キンク現象等が抑制されると考えら
れる。
流を流した状態で、ドレイン電流を変化させてゲート電
圧の変化から求めている。このときのゲート電圧は正値
でビルトイン電圧に近く、ソース側のゲート空乏層は縮
んでいる。ゲート近傍の露出したチャネル表面にも電位
が伝搬して表面空乏層が縮むため、実際に測定されるソ
ース抵抗は、増幅動作でゲートが負電圧の場合より小さ
くなっていると考えられる。逆に動作時のゲート近傍表
面は、寄生ＦＥＴ的に表面空乏層が変化するため、本発
明のように図１のコンタクト層４の露出結晶面４ａをゲ
ート面５ａより高くすることにより、ゲート空乏層への
影響が小さくなり、キンク現象等が抑制されると考えら
れる。
【００５４】（実施例２）図１２は、本発明の実施例２
に係るヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）
を示す断面図である。
に係るヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）
を示す断面図である。
【００５５】図１２に示すように半絶縁性ＧａＡｓ基板
９上に、厚さ５００ｎｍのｉ形ＧａＡｓからなるバッフ
ァ層２５と、厚さ１５ｎｍのｉ形Ｉｎ0.15Ｇａ0.35Ａｓ
からなる電子走行層２１と、濃度２×１０18ｃｍ-3，厚
さ３０ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓからなる電子供給
層２２とが設けてある。この電子供給層２２上に硅化タ
ングステン（ＷＳｉ0.6）によるゲート長０．１μｍで
立上ったゲート電極５がある。
９上に、厚さ５００ｎｍのｉ形ＧａＡｓからなるバッフ
ァ層２５と、厚さ１５ｎｍのｉ形Ｉｎ0.15Ｇａ0.35Ａｓ
からなる電子走行層２１と、濃度２×１０18ｃｍ-3，厚
さ３０ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓからなる電子供給
層２２とが設けてある。この電子供給層２２上に硅化タ
ングステン（ＷＳｉ0.6）によるゲート長０．１μｍで
立上ったゲート電極５がある。
【００５６】また電子供給層２２上に濃度２×１０18ｃ
ｍ-3，厚さ１０ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓからなる
第１コンタクト層２３がある。この第１コンタクト層２
３のソース側の側面２３ａがゲート電極５に接し、ドレ
イン側の側面２３ｂがゲート電極５からの０．５μｍ離
れている。ソース側及びドレイン側の第１のコンタクト
層２３上に、第１コンタクト層２３の側面２３ａ，２３
ｂから０．３μｍ離れて、濃度２×１０18ｃｍ-3，厚さ
１００ｎｍのｎ形ＧａＡｓからなる第２コンダクト層２
４が設けられている。
ｍ-3，厚さ１０ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓからなる
第１コンタクト層２３がある。この第１コンタクト層２
３のソース側の側面２３ａがゲート電極５に接し、ドレ
イン側の側面２３ｂがゲート電極５からの０．５μｍ離
れている。ソース側及びドレイン側の第１のコンタクト
層２３上に、第１コンタクト層２３の側面２３ａ，２３
ｂから０．３μｍ離れて、濃度２×１０18ｃｍ-3，厚さ
１００ｎｍのｎ形ＧａＡｓからなる第２コンダクト層２
４が設けられている。
【００５７】さらに第２コンダクト層２４上に、第２コ
ンダクト層２４の側面２４ａ，２４ｂから、ソース側に
１．０μｍ離れ、ドレイン側に２．０μｍ離れて、各々
のＡｕＧｅＮｉオーム性電極７，８が設けられている。
またゲート電極５上には、ゲート抵抗を下げるためのタ
ングステン（Ｗ）のゲート給電配線６が設けられてい
る。
ンダクト層２４の側面２４ａ，２４ｂから、ソース側に
１．０μｍ離れ、ドレイン側に２．０μｍ離れて、各々
のＡｕＧｅＮｉオーム性電極７，８が設けられている。
またゲート電極５上には、ゲート抵抗を下げるためのタ
ングステン（Ｗ）のゲート給電配線６が設けられてい
る。
【００５８】図１２に示された本発明に係るＨＪＦＥＴ
では、電子供給層２２のｎ形ＡｌＧａＡｓと電子走行層
２１のｉ形ＩｎＧａＡｓでの後者側ヘテロ接合界面に高
移動度の二次元電子ガス（２ＤＥＧ）が発生して電流密
度が高い。一方、電子供給層２２のｎ形ＡｌＧａＡｓも
導電層で寄生的に電流が流れるため、電子供給層２２と
電子走行層２１がＭＥＳＦＥＴにおけるチャネル層に対
応する。
では、電子供給層２２のｎ形ＡｌＧａＡｓと電子走行層
２１のｉ形ＩｎＧａＡｓでの後者側ヘテロ接合界面に高
移動度の二次元電子ガス（２ＤＥＧ）が発生して電流密
度が高い。一方、電子供給層２２のｎ形ＡｌＧａＡｓも
導電層で寄生的に電流が流れるため、電子供給層２２と
電子走行層２１がＭＥＳＦＥＴにおけるチャネル層に対
応する。
【００５９】図１２に示した実施例２に係るＨＪＦＥＴ
の製造方法において、電極部の形成は実施例１とほぼ同
様である。電極材料が異なっているが、ＷＳｉ０．６の
ゲート電極５及びＷの給電線６はスパッタ蒸着し、ＣＦ
4と２０％のＯ2からなる混合ガスを用いたマグネトロン
方式の異方性ドライエッチングで形成する。
の製造方法において、電極部の形成は実施例１とほぼ同
様である。電極材料が異なっているが、ＷＳｉ０．６の
ゲート電極５及びＷの給電線６はスパッタ蒸着し、ＣＦ
4と２０％のＯ2からなる混合ガスを用いたマグネトロン
方式の異方性ドライエッチングで形成する。
【００６０】次に実施例１と異なる結晶構造の加工につ
いて図１３，図１４を参照して説明する。まず図１３に
示すように、半絶縁性ＧａＡｓ基板９上に有機金属化学
気相成長法（ＭＯＶＰＥ法）により次の順に各層を成長
させる。 バッファ層２５：ｉ形ＧａＡｓ，厚さ５００ｎｍ， 電子走行層２１：ｉ形Ｉｎ0.15Ｇａ0.85Ａｓ，厚さ１５
ｎｍ， 第１コンタクト層２３と電子供給層２２：ｎ形Ａｌ0.2
Ｇａ0.8Ａｓ，濃度２×１０18ｃｍ-3，厚さ３０ｎｍ， 第１コンタクト層２４：ｎ形ＧａＡｓ，濃度２×１０19
ｃｍ-3，厚さ１００ｎｍ，
いて図１３，図１４を参照して説明する。まず図１３に
示すように、半絶縁性ＧａＡｓ基板９上に有機金属化学
気相成長法（ＭＯＶＰＥ法）により次の順に各層を成長
させる。 バッファ層２５：ｉ形ＧａＡｓ，厚さ５００ｎｍ， 電子走行層２１：ｉ形Ｉｎ0.15Ｇａ0.85Ａｓ，厚さ１５
ｎｍ， 第１コンタクト層２３と電子供給層２２：ｎ形Ａｌ0.2
Ｇａ0.8Ａｓ，濃度２×１０18ｃｍ-3，厚さ３０ｎｍ， 第１コンタクト層２４：ｎ形ＧａＡｓ，濃度２×１０19
ｃｍ-3，厚さ１００ｎｍ，
【００６１】さらに第２コンタクト層２４上に厚さ１．
０μｍのＳｉＯ2膜１６を堆積し、実施例１と同様に開
口１７を設ける。ＢＣｌ3に３０％のＳＦ6を添加したガ
スを用いたマグネトロン方式，ドライエッチングで第２
コンタクト層２４のｎ形ＧａＡｓを選択性エッチングす
る。添加した弗酸Ｆが第１コンタクト層２３のＡｌＧａ
Ａｓ表面で反応し、弗化アルミニウムＡｌＦが形成され
ることにより、エッチングが抑制され停止する。ＧａＡ
ｓ／ＡｌＧａＡｓのエッチング選択比は、１００倍以上
ある。
０μｍのＳｉＯ2膜１６を堆積し、実施例１と同様に開
口１７を設ける。ＢＣｌ3に３０％のＳＦ6を添加したガ
スを用いたマグネトロン方式，ドライエッチングで第２
コンタクト層２４のｎ形ＧａＡｓを選択性エッチングす
る。添加した弗酸Ｆが第１コンタクト層２３のＡｌＧａ
Ａｓ表面で反応し、弗化アルミニウムＡｌＦが形成され
ることにより、エッチングが抑制され停止する。ＧａＡ
ｓ／ＡｌＧａＡｓのエッチング選択比は、１００倍以上
ある。
【００６２】図１４に示すように、実施例１と同様にＳ
ｉＯ2膜を堆積し、異方性加工することにより、絶縁膜
側壁１８を開口１７の側面に設ける。開口１７の底部に
露出した第１コンタクト層２３のＡｌＧａＡｓを前記の
リン酸過水液で１０ｎｍエッチングし、電子供給層（ｎ
形ＡｌＧａＡｓ）２３を形成する。この後は実施例１と
同様に電極の形成を進める。
ｉＯ2膜を堆積し、異方性加工することにより、絶縁膜
側壁１８を開口１７の側面に設ける。開口１７の底部に
露出した第１コンタクト層２３のＡｌＧａＡｓを前記の
リン酸過水液で１０ｎｍエッチングし、電子供給層（ｎ
形ＡｌＧａＡｓ）２３を形成する。この後は実施例１と
同様に電極の形成を進める。
【００６３】図１２に示した本発明に係るＨＪＦＥＴに
より得られた特性は次のようである。なお、ゲート幅Ｗ
G＝１００μｍであり、測定にはＳｉＯ2膜を０．１μｍ
に薄く成長させた。 ゲートしきい電圧ＶT＝−１．３Ｖ ソース抵抗ＲS＝０．３Ωｍｍ 相互コンダクタンスｇｍ＝５８０ｍＳ／ｍｍ（ＶG＝０
Ｖ） ３端子ドレイン耐圧ＢＶD＝１１Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆT＝１２０ＧＨｚ
より得られた特性は次のようである。なお、ゲート幅Ｗ
G＝１００μｍであり、測定にはＳｉＯ2膜を０．１μｍ
に薄く成長させた。 ゲートしきい電圧ＶT＝−１．３Ｖ ソース抵抗ＲS＝０．３Ωｍｍ 相互コンダクタンスｇｍ＝５８０ｍＳ／ｍｍ（ＶG＝０
Ｖ） ３端子ドレイン耐圧ＢＶD＝１１Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆT＝１２０ＧＨｚ
【００６４】このように高い遮断周波数ｆTと相互コン
ダクタンスｇｍ値が確保されると同時に、キンク現象が
抑制され、ドレイン電流の飽和性も良く、実施例１と同
様な効果が得られている。
ダクタンスｇｍ値が確保されると同時に、キンク現象が
抑制され、ドレイン電流の飽和性も良く、実施例１と同
様な効果が得られている。
【００６５】（実施例３）本発明の実施例３に係る構造
として、実施例２に係るＨＪＦＥＴを改善したものを図
１５を参照して説明する。本実施例では、図１２に示し
た実施例２の電子供給層２２及び第１コンタクト層２３
の構造が変更されている。すなわち本実施例では、濃度
２×１０18ｃｍ-3，厚さ２０ｎｍのｎ形Ａｌ0.2Ｇａ0 .8
Ａｓからなる電子供給層３１と、濃度２×１０18ｃ
ｍ-3，厚さ８ｎｍのｎ形ＧａＡｓからなる第１コンタク
ト層３２と、濃度２×１０18ｃｍ-3，厚さ２ｎｍのｎの
ｎ形Ａｌ0.2Ｇａ0.8Ａｓからなるエッチング停止層３３
とが設けられており、ゲート電極５が電子供給層３１上
にあり、第１コンタクト層３２及びエッチング停止層３
３の側面に接する。さらに実施例３では、第１コンタク
ト層３２上にエッチング停止層３３が設けられている。
なお、エッチング停止層３３は導電性のため第１コンタ
クト層３２の一部として作用する。
として、実施例２に係るＨＪＦＥＴを改善したものを図
１５を参照して説明する。本実施例では、図１２に示し
た実施例２の電子供給層２２及び第１コンタクト層２３
の構造が変更されている。すなわち本実施例では、濃度
２×１０18ｃｍ-3，厚さ２０ｎｍのｎ形Ａｌ0.2Ｇａ0 .8
Ａｓからなる電子供給層３１と、濃度２×１０18ｃ
ｍ-3，厚さ８ｎｍのｎ形ＧａＡｓからなる第１コンタク
ト層３２と、濃度２×１０18ｃｍ-3，厚さ２ｎｍのｎの
ｎ形Ａｌ0.2Ｇａ0.8Ａｓからなるエッチング停止層３３
とが設けられており、ゲート電極５が電子供給層３１上
にあり、第１コンタクト層３２及びエッチング停止層３
３の側面に接する。さらに実施例３では、第１コンタク
ト層３２上にエッチング停止層３３が設けられている。
なお、エッチング停止層３３は導電性のため第１コンタ
クト層３２の一部として作用する。
【００６６】図１５に示した実施例３に係るＨＪＦＥＴ
の製造方法を図１６，図１７を参照して説明する。図１
６に示すように実施例２と同様にＳｉＯ2膜１６を堆積
し開口１７を設け、選択性結晶加工により第２コンタク
ト層２３のｎ形ＧａＡｓをエッチングし、エッチング停
止層３３のｎ形ＡｌＧａＡｓ表面を開口１７の底部に露
出させる。
の製造方法を図１６，図１７を参照して説明する。図１
６に示すように実施例２と同様にＳｉＯ2膜１６を堆積
し開口１７を設け、選択性結晶加工により第２コンタク
ト層２３のｎ形ＧａＡｓをエッチングし、エッチング停
止層３３のｎ形ＡｌＧａＡｓ表面を開口１７の底部に露
出させる。
【００６７】図１７に示すように、ＳｉＯ2膜を堆積し
異方性加工することにより、絶縁膜側壁１８を開口１７
の側壁に設ける。この開口１７の底部に露出したエッチ
ング停止層３３のｎ形ＡｌＧａＡｓを前記のリン酸過水
液でエッチングし、第１コンタクト層３２のｎ形ＧａＡ
ｓを開口１７の底部に露出させる。再び選択性結晶加工
により第１コンタクト層３２のｎ形ＧａＡｓをエッチン
グし、電子供給層３１のｎ形ＡｌＧａＡｓを開口１７の
底部に露出させる。この後は実施例１と同様に電極の形
成を進める。
異方性加工することにより、絶縁膜側壁１８を開口１７
の側壁に設ける。この開口１７の底部に露出したエッチ
ング停止層３３のｎ形ＡｌＧａＡｓを前記のリン酸過水
液でエッチングし、第１コンタクト層３２のｎ形ＧａＡ
ｓを開口１７の底部に露出させる。再び選択性結晶加工
により第１コンタクト層３２のｎ形ＧａＡｓをエッチン
グし、電子供給層３１のｎ形ＡｌＧａＡｓを開口１７の
底部に露出させる。この後は実施例１と同様に電極の形
成を進める。
【００６８】実施例２では微細な１μｍ以下の細い開口
を通して結晶をエッチングするため、液の進入等でエッ
チングが不均一となり、ＦＥＴ特性のゲートしきい値や
ドレイン電流値にばらつきがある。これに対して実施例
３では、選択性の高い結晶エッチングをＡｌＧａＡｓの
エッチング停止層３３で停止させること、このエッチン
グ停止層３３が平面に成長されるため集積回路のチップ
内程度では膜厚の均一性が良いことに特徴がある。この
ため実施例３によれば、アナログやデジタルの集積回路
で問題になる回路内素子の不均一性を抑制でき、高い性
能状態で設計を行うことができ、製造歩留りを向上でき
るという利点がある。
を通して結晶をエッチングするため、液の進入等でエッ
チングが不均一となり、ＦＥＴ特性のゲートしきい値や
ドレイン電流値にばらつきがある。これに対して実施例
３では、選択性の高い結晶エッチングをＡｌＧａＡｓの
エッチング停止層３３で停止させること、このエッチン
グ停止層３３が平面に成長されるため集積回路のチップ
内程度では膜厚の均一性が良いことに特徴がある。この
ため実施例３によれば、アナログやデジタルの集積回路
で問題になる回路内素子の不均一性を抑制でき、高い性
能状態で設計を行うことができ、製造歩留りを向上でき
るという利点がある。
【００６９】
【発明の効果】以上説明したように本発明は、単一のコ
ンタクト層にゲート電極を接触させず、薄い第１層と厚
い第２にコンタクト層を分割し、薄い第１コンタクト層
をゲート電極に接触させるため、オーム性電極のコンタ
クト抵抗とゲート寄生容量で相対する問題がなくなり、
両者を同時に改善することができる。
ンタクト層にゲート電極を接触させず、薄い第１層と厚
い第２にコンタクト層を分割し、薄い第１コンタクト層
をゲート電極に接触させるため、オーム性電極のコンタ
クト抵抗とゲート寄生容量で相対する問題がなくなり、
両者を同時に改善することができる。
【００７０】また、ソース側のコンタクト層をチャネル
層より少し厚くしておくことにより、キンク現象やドレ
イン電流飽和性の悪化等を抑制できる。一方、ドレイン
側ではコンタクト層が離れて階層構造にになっているこ
とにより、電界集中点が分散しドレイン耐圧を高くでき
る。
層より少し厚くしておくことにより、キンク現象やドレ
イン電流飽和性の悪化等を抑制できる。一方、ドレイン
側ではコンタクト層が離れて階層構造にになっているこ
とにより、電界集中点が分散しドレイン耐圧を高くでき
る。
【００７１】さらに従来例のようにコンタクト層を層毎
に再成長させるものではなく、結晶層を連続して成長さ
せたものを開口を通して階層構造のコンタクト層に分割
するため、界面のコンタクト抵抗を低減できる。
に再成長させるものではなく、結晶層を連続して成長さ
せたものを開口を通して階層構造のコンタクト層に分割
するため、界面のコンタクト抵抗を低減できる。
【００７２】また厚いコンタクト層でチャネル層に接触
し、オーム性電極はこの厚いコンタクト層上に設けられ
るため、コンタクト抵抗を低くでき、かつ電界集中を緩
和できる。またコンタクト層が複数に階層化されて疑似
傾斜化することによっても、電界集中を緩和できる。
し、オーム性電極はこの厚いコンタクト層上に設けられ
るため、コンタクト抵抗を低くでき、かつ電界集中を緩
和できる。またコンタクト層が複数に階層化されて疑似
傾斜化することによっても、電界集中を緩和できる。
【００７３】また従来例のように単一のコンタクト層に
ゲート電極を接触させず、薄いコンタクト層と厚いコン
タクト層に分割し、薄いコンタクト層をゲート電極に接
触させるため、オーム性電極のコンタクト抵抗とゲート
寄生容量で相対する問題がなくなり、両者を同時に改善
することができる。また、ドレイン側では、コンタクト
層を複数に階層化することにより、電界の集中点を分散
化してドレイン耐圧を向上できる
ゲート電極を接触させず、薄いコンタクト層と厚いコン
タクト層に分割し、薄いコンタクト層をゲート電極に接
触させるため、オーム性電極のコンタクト抵抗とゲート
寄生容量で相対する問題がなくなり、両者を同時に改善
することができる。また、ドレイン側では、コンタクト
層を複数に階層化することにより、電界の集中点を分散
化してドレイン耐圧を向上できる
【００７４】またソース側のコンタクト層をチャネル層
より少し厚くしておくことにより、単にソース抵抗を下
げるだけではなく、ディプリーション型の素子にも有効
に適用できる。
より少し厚くしておくことにより、単にソース抵抗を下
げるだけではなく、ディプリーション型の素子にも有効
に適用できる。
【図１】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）構造を示した断面図である。
（ＭＥＳＦＥＴ）構造を示した断面図である。
【図２】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）構造を示した平面図である。
（ＭＥＳＦＥＴ）構造を示した平面図である。
【図３】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図４】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図５】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図６】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図７】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図８】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図９】本発明の実施例１に係る電界効果トランジスタ
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図で
ある。
【図１０】本発明の実施例１に係る電界効果トランジス
タ（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図
である。
タ（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図
である。
【図１１】本発明の実施例１に係る電界効果トランジス
タ（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図
である。
タ（ＭＥＳＦＥＴ）の製造方法を工程順に示した断面図
である。
【図１２】本発明の実施例２に係る電界効果トランジス
タ（ＨＪＦＥＴ）構造を示した断面図である。
タ（ＨＪＦＥＴ）構造を示した断面図である。
【図１３】本発明の実施例２に係る電界効果トランジス
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
【図１４】本発明の実施例２に係るの電界効果トランジ
スタ（ＨＪＦＥＴ）の製造方法を説明するための断面図
である。
スタ（ＨＪＦＥＴ）の製造方法を説明するための断面図
である。
【図１５】本発明の実施例３に係る電界効果トランジス
タ（ＨＪＦＥＴ）構造を示した断面図である。
タ（ＨＪＦＥＴ）構造を示した断面図である。
【図１６】本発明の実施例３に係る電界効果トランジス
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
【図１７】本発明の実施例３に係る電界効果トランジス
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
タ（ＨＪＦＥＴ）の製造方法を説明するための断面図で
ある。
【図１８】従来例１に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図１９】従来例１に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２０】従来例１に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２１】従来例１に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２２】従来例２に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２３】従来例２に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２４】従来例２に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２５】従来例３に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２６】従来例３に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２７】従来例３に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図２８】第３従来例の電界効果トランジスタの製造方
法を工程順に示した断面図である。
法を工程順に示した断面図である。
【図２９】従来例４に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図３０】従来例４に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図３１】従来例４に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図３２】従来例４に係る電界効果トランジスタの製造
方法を工程順に示した断面図である。
方法を工程順に示した断面図である。
【図３３】本発明の実施例１に係る電界効果トランジス
タ構造を比較するために用いた疑似的な従来例の素子断
面図である。
タ構造を比較するために用いた疑似的な従来例の素子断
面図である。
【図３４】本発明の実施例１に係る電界効果トランジス
タ構造を比較するために用いた疑似的な従来例の素子断
面図である。
タ構造を比較するために用いた疑似的な従来例の素子断
面図である。
１ チャネル層 ３，２３ 第１コンタクト層 ４，２４ 第２コンタクト層 ５ ゲート電極 ６ ゲート給電配線 ７ ソース電極 ８ ドレイン電極 ９ 半絶縁性半導体基板 １０，２５ バッファ層 １１ 素子領域 １２ 素子分離領域 １３ ｎ形導電層 １４，４１ 絶縁膜 １５ 開口 １６，４５ 絶縁膜側壁 １７，４３ 金属側壁 １９ ＳｉＯ2膜 １８，２０ ホトレジスト膜 ２１，３１ 電子走行層 ２２，３２，４４ 電子供給層 ３３ エッチング停止層 ４２ 金属膜 ４６ 第１の金属膜 ４７ 片持梁
Claims (5)
- 【請求項１】 チャネル層と、ゲート電極と、下層のコ
ンタクト層と、上層のコンタクト層と、ソース電極及び
ドレイン電極とを有する電界効果トランジスタであっ
て、 チャネル層は半導体基板上に設けられたものであり、 ゲート電極は前記チャネル層から立上げられて設けられ
たものであり、 下層のコンタンクト層は、前記チャネル層上に設けら
れ、一側面が前記ゲート電極に接触し、他側面が前記ゲ
ート電極とは非接触状態に保持されたものであり、 上層のコンタクト層は前記下層のコンタクト層上に位置
し、前記ゲート電極とは非接触状態に保持されたもので
あり、 ソース電極及びドレイン電極は前記上層のコンタクト層
上に設けられたものであることを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 前記上層のコンタクト層は前記下層のコ
ンタクト層より厚い膜厚を有するものであることを特徴
とする請求項１に記載の電界効果トランジスタ。 - 【請求項３】 前記下層のコンタクト層は、ソース電極
側が前記ゲート電極に接触し、ドレイン電極側が前記ゲ
ート電極とは非接触であることを特徴とする請求項１に
記載の電界効果トランジスタ。 - 【請求項４】 半導体成長工程と、上層コンタクト形成
工程と、下層コンタクト形成工程と、ゲート電極形成工
程と、ソース・ドレイン形成工程とを有する電界効果ト
ランジスタの製造方法であって、 半導体成長工程は、半導体基板上にチャネル層を形成し
た後、該チャネル層上に下層のコンタクト層と上層のコ
ンタクト層との膜厚をもつ半導体層を成長させる処理で
あり、 上層コンタクト形成工程は、前記半導体層を被覆する被
覆層に該半導体層に達する開口を形成し、該開口の底部
に半導体層の表層側を露出させて、該半導体層の表層側
に上層のコンタクト層を形成する処理であり、 下層コンタクト形成工程は、前記開口の内面に絶縁側壁
を堆積して該開口の大きさを縮小し、縮小した開口の領
域内で前記半導体層を下方に掘り下げて該開口内に半導
体層の下層側を露出させ、前記上層のコンタクト層に対
して階層化された下層のコンタクト層を形成する処理で
あり、 ゲート電極形成工程は、前記下層のコンタクト層に接触
させ、かつ前記上層のコンタクト層とは非接触状態でゲ
ート電極をチャネル層から立上げて形成する処理であ
り、 ソース・ドレイン形成工程は、前記上層のコンタクト層
上にオーム性電極のソース及びドレインを形成する処理
であることを特徴とする電界効果トランジスタの製造方
法。 - 【請求項５】 配線形成工程を有し、 配線形成工程は、前記上層のコンタクト層上に絶縁膜を
堆積させて平坦化させるとともに、ゲート電極を絶縁膜
から露出させ、その露出したゲート電極に接続配線を設
ける処理であることを特徴とする請求項５に記載の電界
効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133172A JP2685026B2 (ja) | 1995-05-31 | 1995-05-31 | 電界効果トランジスタおよび製造方法 |
| US08/807,325 US6069375A (en) | 1995-05-31 | 1997-02-27 | Field effect transistor |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133172A JP2685026B2 (ja) | 1995-05-31 | 1995-05-31 | 電界効果トランジスタおよび製造方法 |
| US08/807,325 US6069375A (en) | 1995-05-31 | 1997-02-27 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330325A true JPH08330325A (ja) | 1996-12-13 |
| JP2685026B2 JP2685026B2 (ja) | 1997-12-03 |
Family
ID=26467581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133172A Expired - Fee Related JP2685026B2 (ja) | 1995-05-31 | 1995-05-31 | 電界効果トランジスタおよび製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069375A (ja) |
| JP (1) | JP2685026B2 (ja) |
Cited By (3)
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| JP2010219230A (ja) * | 2009-03-16 | 2010-09-30 | Asahi Kasei Electronics Co Ltd | 電界効果トランジスタ |
| JP2014160695A (ja) * | 2013-02-19 | 2014-09-04 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ |
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| JP3106747B2 (ja) * | 1992-12-03 | 2000-11-06 | 日本電気株式会社 | 化合物半導体ｆｅｔの製造方法 |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
-
1995
- 1995-05-31 JP JP7133172A patent/JP2685026B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-27 US US08/807,325 patent/US6069375A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6069375A (en) | 2000-05-30 |
| JP2685026B2 (ja) | 1997-12-03 |
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