JP2914429B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、論理振幅の大きく
取れる半導体集積回路の製造方法に関し、特にゲート長
の微細化が図り易く、しかも素子の均一性と再現性に優
れた半導体集積回路の製造方法に関するものである。
取れる半導体集積回路の製造方法に関し、特にゲート長
の微細化が図り易く、しかも素子の均一性と再現性に優
れた半導体集積回路の製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ、ＩｎＰなどに代表される化合
物半導体を用いた接合型電界効果トランジスタ（ＪＦＥ
Ｔ）は、チャネル電流を変調するゲート電極部分にｐｎ
接合を用いているため、ゲート耐圧を大きく向上させる
ことが出来る。このため、この素子をディジタルＩＣに
応用した場合、ゲート電極に印加できる電圧を大きくす
ることが可能となり、論理振幅を大きく取ることが出来
るという特長がある。
物半導体を用いた接合型電界効果トランジスタ（ＪＦＥ
Ｔ）は、チャネル電流を変調するゲート電極部分にｐｎ
接合を用いているため、ゲート耐圧を大きく向上させる
ことが出来る。このため、この素子をディジタルＩＣに
応用した場合、ゲート電極に印加できる電圧を大きくす
ることが可能となり、論理振幅を大きく取ることが出来
るという特長がある。
【０００３】このことを利用するため、例えば、特開昭
６０−１４５６７１号公報では、ｐｎ接合型とショット
キー障壁型のゲート障壁高さの違いを利用し、ｐ+ 層を
持つノーマリーオフ型のＪＦＥＴとノーマリーオン型の
ショットキー障壁型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）を、それぞれ駆動用トランジスタと負荷用トランジ
スタとして用いる半導体装置が記載されている。この公
報によれば、駆動用トランジスタにＪＦＥＴを使用する
ことで、従来よりも論理振幅の大きな半導体集積回路が
作製できるとしている。
６０−１４５６７１号公報では、ｐｎ接合型とショット
キー障壁型のゲート障壁高さの違いを利用し、ｐ+ 層を
持つノーマリーオフ型のＪＦＥＴとノーマリーオン型の
ショットキー障壁型電界効果トランジスタ（ＭＥＳＦＥ
Ｔ）を、それぞれ駆動用トランジスタと負荷用トランジ
スタとして用いる半導体装置が記載されている。この公
報によれば、駆動用トランジスタにＪＦＥＴを使用する
ことで、従来よりも論理振幅の大きな半導体集積回路が
作製できるとしている。
【０００４】次に、図５を参照して、上記特開昭６０−
１４５６７１号公報に開示されている、ＪＦＥＴとＭＥ
ＳＦＥＴとを用いた従来の半導体集積回路及びその製造
方法について詳しく説明する。
１４５６７１号公報に開示されている、ＪＦＥＴとＭＥ
ＳＦＥＴとを用いた従来の半導体集積回路及びその製造
方法について詳しく説明する。
【０００５】従来の半導体集積回路は、図５（ｆ）に示
すように、変調ドープ構造のＦＥＴ（またはヘテロ接合
ＦＥＴ；ＨＪＦＥＴ）において、チャネルを制御する手
段として、ゲート電極下に薄いｐ+ 層を有するゲート電
極とショットキー障壁型のゲート電極とを用いること
で、それぞれ駆動用ＪＦＥＴと負荷用ＭＥＳＦＥＴを形
成している。
すように、変調ドープ構造のＦＥＴ（またはヘテロ接合
ＦＥＴ；ＨＪＦＥＴ）において、チャネルを制御する手
段として、ゲート電極下に薄いｐ+ 層を有するゲート電
極とショットキー障壁型のゲート電極とを用いること
で、それぞれ駆動用ＪＦＥＴと負荷用ＭＥＳＦＥＴを形
成している。
【０００６】次に、このような半導体集積回路を製造す
る方法について図５を参照して説明する。
る方法について図５を参照して説明する。
【０００７】図５（ａ）に示すように、先ず、半絶縁性
ＧａＡｓ基板５０１上に、ＭＢＥ法（molecular beam e
pitaxy：分子線エピタキシャル成長法）にて、厚さ５０
ｎｍのｉ−ＧａＡｓ層５０２、有効ドナー密度２×１０
18ｃｍ-3で厚さ３００ｎｍのｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ
層５０３及び、有効アクセプタ密度２×１０19ｃｍ-3で
厚さ３０ｎｍのｐ+ −ＧａＡｓ層５０４を順次成長させ
る。
ＧａＡｓ基板５０１上に、ＭＢＥ法（molecular beam e
pitaxy：分子線エピタキシャル成長法）にて、厚さ５０
ｎｍのｉ−ＧａＡｓ層５０２、有効ドナー密度２×１０
18ｃｍ-3で厚さ３００ｎｍのｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ
層５０３及び、有効アクセプタ密度２×１０19ｃｍ-3で
厚さ３０ｎｍのｐ+ −ＧａＡｓ層５０４を順次成長させ
る。
【０００８】次に、図５（ｂ）に示すように、ＪＦＥＴ
が形成される部分をフォトレジスト膜５０５で覆い、ｐ
+ −ＧａＡｓ層５０４を、例えば、硫酸：水：過酸化水
素水＝３：１：１からなるエッチング液を使用してエッ
チングにて除去する。
が形成される部分をフォトレジスト膜５０５で覆い、ｐ
+ −ＧａＡｓ層５０４を、例えば、硫酸：水：過酸化水
素水＝３：１：１からなるエッチング液を使用してエッ
チングにて除去する。
【０００９】次に、図５（ｃ）に示すように、フォトレ
ジスト膜５０５を除去し、例えばＡｌでゲート電極５０
６、５０７を形成する。
ジスト膜５０５を除去し、例えばＡｌでゲート電極５０
６、５０７を形成する。
【００１０】次に、図５（ｄ）に示すように、オーミッ
ク電極としてＡｕＧｅ／Ｎｉ（厚さはそれぞれ１０ｎｍ
／３０ｎｍ）を蒸着し、熱処理を行ってオーミック電極
５０８、５０９、および５１０を形成する。
ク電極としてＡｕＧｅ／Ｎｉ（厚さはそれぞれ１０ｎｍ
／３０ｎｍ）を蒸着し、熱処理を行ってオーミック電極
５０８、５０９、および５１０を形成する。
【００１１】次に、図５（ｅ）に示すように、ＭＥＳＦ
ＥＴとなる領域をフォトレジスト膜５１１で覆い、ＪＦ
ＥＴとなる領域のソース・ゲート間、並びにゲート・ド
レイン間のｐ+ −ＧａＡｓ層５０４を、前記と同様なエ
ッチング液を使用してエッチングにて除去する。
ＥＴとなる領域をフォトレジスト膜５１１で覆い、ＪＦ
ＥＴとなる領域のソース・ゲート間、並びにゲート・ド
レイン間のｐ+ −ＧａＡｓ層５０４を、前記と同様なエ
ッチング液を使用してエッチングにて除去する。
【００１２】最後に、フォトレジスト膜５１１を除去
し、図５（ｆ）に示すように、ＪＦＥＴ５１２とＭＥＳ
ＦＥＴ５１３とを形成し、半導体集積回路を構成する。
し、図５（ｆ）に示すように、ＪＦＥＴ５１２とＭＥＳ
ＦＥＴ５１３とを形成し、半導体集積回路を構成する。
【００１３】
【発明が解決しようとする課題】以上述べたＪＦＥＴと
ＭＥＳＦＥＴとを用いた半導体集積回路の製造方法で
は、接合型のゲート電極を形成する際にｐ+ −ＧａＡｓ
層５０４をエッチングするため、ゲート電極上を覆って
いるマスク端部よりサイドエッチングが進行する。従っ
て、ｐ+ −ＧａＡｓゲート電極となるべき部分の一部が
除去されてしまう。このため、ｐ+ −ＧａＡｓ層からな
るゲート電極のゲート長が、マスク寸法からばらつくと
いう大きな問題がある（図６（ａ）において、６０１は
オーバーエッチングされたｐ+ −ＧａＡｓ層を示す）。
ＭＥＳＦＥＴとを用いた半導体集積回路の製造方法で
は、接合型のゲート電極を形成する際にｐ+ −ＧａＡｓ
層５０４をエッチングするため、ゲート電極上を覆って
いるマスク端部よりサイドエッチングが進行する。従っ
て、ｐ+ −ＧａＡｓゲート電極となるべき部分の一部が
除去されてしまう。このため、ｐ+ −ＧａＡｓ層からな
るゲート電極のゲート長が、マスク寸法からばらつくと
いう大きな問題がある（図６（ａ）において、６０１は
オーバーエッチングされたｐ+ −ＧａＡｓ層を示す）。
【００１４】また、このサイドエッチングによるばらつ
きの問題は、ｐ+ −ＧａＡｓ層のエッチングに選択性の
あるドライエッチング技術を導入しても、完全には抑制
できない。従って、従来の半導体集積回路の製造方法で
は、ゲート長の制御性は著しく低下しており、微細なゲ
ート長を持つＪＦＥＴを形成することは困難である。
きの問題は、ｐ+ −ＧａＡｓ層のエッチングに選択性の
あるドライエッチング技術を導入しても、完全には抑制
できない。従って、従来の半導体集積回路の製造方法で
は、ゲート長の制御性は著しく低下しており、微細なゲ
ート長を持つＪＦＥＴを形成することは困難である。
【００１５】また、ＭＥＳＦＥＴを形成するためにも、
ｐ+ −ＧａＡｓ層５０４をエッチグにて除去するため、
エッチング時のばらつきによりｐ+ −ＧａＡｓ層の一部
が残存したり、ｎ−ＡｌＧａＡｓ電子供給層５０３の一
部が除去されたりする問題も起こっている（図６（ｂ）
において、６０２はエッチングのばらつきで無くなった
ｎ−ＡｌＧａＡｓ電子供給層を示し、６０３はオーバー
エッチングされたｎ−ＡｌＧａＡｓ電子供給層を示
す）。これは、従来例のようなウェットエッチングによ
るものだけではなく、前記の選択ドライエッチング技術
を用いた場合においても、エッチングばらつきを零にす
ることは非常に難しく、避け難い問題である。従って、
ノーマリーオン型ＭＥＳＦＥＴのしきい値や、ソース抵
抗、並びにドレイン抵抗もばらつく結果となり、素子特
性の均一性や再現性が著しく低下している。
ｐ+ −ＧａＡｓ層５０４をエッチグにて除去するため、
エッチング時のばらつきによりｐ+ −ＧａＡｓ層の一部
が残存したり、ｎ−ＡｌＧａＡｓ電子供給層５０３の一
部が除去されたりする問題も起こっている（図６（ｂ）
において、６０２はエッチングのばらつきで無くなった
ｎ−ＡｌＧａＡｓ電子供給層を示し、６０３はオーバー
エッチングされたｎ−ＡｌＧａＡｓ電子供給層を示
す）。これは、従来例のようなウェットエッチングによ
るものだけではなく、前記の選択ドライエッチング技術
を用いた場合においても、エッチングばらつきを零にす
ることは非常に難しく、避け難い問題である。従って、
ノーマリーオン型ＭＥＳＦＥＴのしきい値や、ソース抵
抗、並びにドレイン抵抗もばらつく結果となり、素子特
性の均一性や再現性が著しく低下している。
【００１６】したがって、本発明の課題は、上述した問
題を解決し、ゲートの微細化がし易く、しかも均一性と
再現性の向上の計れる半導体集積回路の製造方法を提供
することにある。
題を解決し、ゲートの微細化がし易く、しかも均一性と
再現性の向上の計れる半導体集積回路の製造方法を提供
することにある。
【００１７】
【課題を解決するための手段】このため、本発明による
半導体集積回路装置の製造方法は、接合型の第１の電界
効果トランジスタとショットキー障壁型の第２の電界効
果トランジスタとをそれぞれ駆動用トランジスタと負荷
用トランジスタとして用いた半導体集積回路を製造する
方法において、一伝導形のチャネル層を有する半導体の
基板面上に、絶縁膜を形成する工程と、第１の電界効果
トランジスタの第１のゲート電極を形成する領域の絶縁
膜をエッチングして、絶縁膜に第１の本開孔をあける工
程と、この第１の本開孔を有する絶縁膜をマスクとし
て、チャネル層の伝導形とは異なる他の伝導形であり、
かつ少なくとも一種類以上からなる半導体結晶層を、基
板面上から選択的にエピタキシャル成長して、第１のゲ
ート電極を形成する工程と、第２の電界効果トランジス
タの第２のゲート電極を形成する領域の絶縁膜をエッチ
ングして、絶縁膜に第２の本開孔をあける工程と、この
第２の本開孔内に金属を堆積して、第２のゲート電極を
形成する工程と、第１及び第２のゲート電極を用いて、
第１の電界効果トランジスタと第２の電界効果トランジ
スタとを形成する工程とを含むことを特徴とする。
半導体集積回路装置の製造方法は、接合型の第１の電界
効果トランジスタとショットキー障壁型の第２の電界効
果トランジスタとをそれぞれ駆動用トランジスタと負荷
用トランジスタとして用いた半導体集積回路を製造する
方法において、一伝導形のチャネル層を有する半導体の
基板面上に、絶縁膜を形成する工程と、第１の電界効果
トランジスタの第１のゲート電極を形成する領域の絶縁
膜をエッチングして、絶縁膜に第１の本開孔をあける工
程と、この第１の本開孔を有する絶縁膜をマスクとし
て、チャネル層の伝導形とは異なる他の伝導形であり、
かつ少なくとも一種類以上からなる半導体結晶層を、基
板面上から選択的にエピタキシャル成長して、第１のゲ
ート電極を形成する工程と、第２の電界効果トランジス
タの第２のゲート電極を形成する領域の絶縁膜をエッチ
ングして、絶縁膜に第２の本開孔をあける工程と、この
第２の本開孔内に金属を堆積して、第２のゲート電極を
形成する工程と、第１及び第２のゲート電極を用いて、
第１の電界効果トランジスタと第２の電界効果トランジ
スタとを形成する工程とを含むことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１９】［実施の形態１］図１を参照して、本発明
の第１の実施形態による半導体集積回路の製造方法につ
いて説明する。
の第１の実施形態による半導体集積回路の製造方法につ
いて説明する。
【００２０】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓの基板１０１上に、ＭＢＥ法にて、厚さ５０ｎ
ｍのｉ−ＧａＡｓチャネル層１０２、厚さ３０ｎｍで有
効ドナー密度２×１０18ｃｍ-3のｎ−Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層１０３を順次成長させ、さらにｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層１０３上に、プラズマＣＶ
Ｄ法にて、厚さ約２００ｎｍのＳｉＯＮ絶縁膜１０４を
堆積した後、厚さ約４５０ｎｍのポリメチルメタクリレ
ート（ＰＭＭＡ）レジスト膜１０５を形成する。次に、
接合型電界効果トランジスタのゲート電極となる領域の
ＰＭＭＡレジスト膜１０５を、電子線にて描画、現像
し、第１の補助開孔１０６をあける。
ＧａＡｓの基板１０１上に、ＭＢＥ法にて、厚さ５０ｎ
ｍのｉ−ＧａＡｓチャネル層１０２、厚さ３０ｎｍで有
効ドナー密度２×１０18ｃｍ-3のｎ−Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層１０３を順次成長させ、さらにｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層１０３上に、プラズマＣＶ
Ｄ法にて、厚さ約２００ｎｍのＳｉＯＮ絶縁膜１０４を
堆積した後、厚さ約４５０ｎｍのポリメチルメタクリレ
ート（ＰＭＭＡ）レジスト膜１０５を形成する。次に、
接合型電界効果トランジスタのゲート電極となる領域の
ＰＭＭＡレジスト膜１０５を、電子線にて描画、現像
し、第１の補助開孔１０６をあける。
【００２１】次に、図１（ｂ）に示すように、第１の補
助開孔１０６を介してＣＦ4 ガス１０７を用いて、Ｓｉ
ＯＮ絶縁膜１０４のドライエッチングを行い、幅約０．
１５μｍの第１の本開孔１０８をあける。
助開孔１０６を介してＣＦ4 ガス１０７を用いて、Ｓｉ
ＯＮ絶縁膜１０４のドライエッチングを行い、幅約０．
１５μｍの第１の本開孔１０８をあける。
【００２２】次に、ＰＭＭＡレジスト膜１０５を除去し
た後、図１（ｃ）に示すように、例えばトリメチルガリ
ウム（ＴＭＧ）が０．３ｃｃ／分、アルシン（Ａｓ
Ｈ3 ）が１０ｃｃ／分、成長ガス圧力が１×１０-5Ｔｏ
ｒｒであり、成長温度が５５０℃の条件のＭＯＭＢＥ法
（metal organic molecular beam epitaxy：有機金属分
子線エピタキシャル成長法）にて、約５０ｎｍの高さと
なるまで、有効アクセプタ密度１．０×１０20ｃｍ-3の
ｐ+ −ＧａＡｓ層１０９をｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電
子供給層１０３上に選択的に成長する。
た後、図１（ｃ）に示すように、例えばトリメチルガリ
ウム（ＴＭＧ）が０．３ｃｃ／分、アルシン（Ａｓ
Ｈ3 ）が１０ｃｃ／分、成長ガス圧力が１×１０-5Ｔｏ
ｒｒであり、成長温度が５５０℃の条件のＭＯＭＢＥ法
（metal organic molecular beam epitaxy：有機金属分
子線エピタキシャル成長法）にて、約５０ｎｍの高さと
なるまで、有効アクセプタ密度１．０×１０20ｃｍ-3の
ｐ+ −ＧａＡｓ層１０９をｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電
子供給層１０３上に選択的に成長する。
【００２３】次に、図１（ｄ）に示すように、フォトレ
ジスト膜１１０を形成し、ショットキー障壁型電界効果
トランジスタのゲート電極となる領域のレジスト膜１１
０に光学露光を施し、第２の補助開孔（図示せず）をあ
ける。次に、第２の補助開孔を介してＣＦ4 ガス１０７
を用いて、ＳｉＯＮ絶縁膜１０４のドライエッチングを
行い、幅約０．５μｍの第２の本開孔１１１をあける。
ジスト膜１１０を形成し、ショットキー障壁型電界効果
トランジスタのゲート電極となる領域のレジスト膜１１
０に光学露光を施し、第２の補助開孔（図示せず）をあ
ける。次に、第２の補助開孔を介してＣＦ4 ガス１０７
を用いて、ＳｉＯＮ絶縁膜１０４のドライエッチングを
行い、幅約０．５μｍの第２の本開孔１１１をあける。
【００２４】次に、フォトレジスト膜１１０を除去した
後、図１（ｅ）に示すように、第１及び第２の本開孔１
０８及び１１１上に、ゲート金属Ｔｉ／Ｐｔ／Ａｕ（厚
さはそれぞれ２０ｎｍ／３０ｎｍ／２００ｎｍ）１１２
を蒸着リフトオフ法にて堆積し、Ｔ字型のｐ+ ゲート電
極１１３、Ｔ字型ゲート電極１１４を形成する。
後、図１（ｅ）に示すように、第１及び第２の本開孔１
０８及び１１１上に、ゲート金属Ｔｉ／Ｐｔ／Ａｕ（厚
さはそれぞれ２０ｎｍ／３０ｎｍ／２００ｎｍ）１１２
を蒸着リフトオフ法にて堆積し、Ｔ字型のｐ+ ゲート電
極１１３、Ｔ字型ゲート電極１１４を形成する。
【００２５】次に、図１（ｆ）に示すように、これらゲ
ート電極１１３、１１４をマスクとして、ＣＦ4 ガス１
１５を用いた異方性ドライエッチングによりＳｉＯＮ絶
縁膜１０４を除去する。
ート電極１１３、１１４をマスクとして、ＣＦ4 ガス１
１５を用いた異方性ドライエッチングによりＳｉＯＮ絶
縁膜１０４を除去する。
【００２６】最後に、図１（ｇ）に示すように、ＡｕＧ
ｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３０ｎｍ
／５０ｎｍ）のオーミック金属１１６をゲート電極１１
３、１１４に対して自己整合的に蒸着して、熱処理を行
い、絶縁膜による平坦化工程と配線工程を行うことで、
本発明の接合型電界効果トランジスタとショットキー障
壁型電界効果トランジスタとで構成される半導体集積回
路を完成する。
ｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３０ｎｍ
／５０ｎｍ）のオーミック金属１１６をゲート電極１１
３、１１４に対して自己整合的に蒸着して、熱処理を行
い、絶縁膜による平坦化工程と配線工程を行うことで、
本発明の接合型電界効果トランジスタとショットキー障
壁型電界効果トランジスタとで構成される半導体集積回
路を完成する。
【００２７】［実施の形態２］図２及び図３を参照し
て、本発明の第２の実施形態による半導体集積回路装置
の製造方法について説明する。
て、本発明の第２の実施形態による半導体集積回路装置
の製造方法について説明する。
【００２８】まず、図２（ａ）に示すように、半絶縁性
ＧａＡｓの基板２０１上に、ＭＢＥ法にて、厚さ１５ｎ
ｍのｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層２０２、厚さ
３０ｎｍで有効ドナー密度２×１０18ｃｍ-3のｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層２０３、厚さ５０ｎｍで有
効ドナー密度４×１０18ｃｍ-3のｎ+ −ＧａＡｓキャッ
プ層２０４を順次成長させ、さらにｎ+ −ＧａＡｓキャ
ップ層２０４上に、熱ＣＶＤ法にて、厚さ約３００ｎｍ
の第１のＳｉＯ2 膜２０５を形成する。
ＧａＡｓの基板２０１上に、ＭＢＥ法にて、厚さ１５ｎ
ｍのｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層２０２、厚さ
３０ｎｍで有効ドナー密度２×１０18ｃｍ-3のｎ−Ａｌ
0.2 Ｇａ0.8 Ａｓ電子供給層２０３、厚さ５０ｎｍで有
効ドナー密度４×１０18ｃｍ-3のｎ+ −ＧａＡｓキャッ
プ層２０４を順次成長させ、さらにｎ+ −ＧａＡｓキャ
ップ層２０４上に、熱ＣＶＤ法にて、厚さ約３００ｎｍ
の第１のＳｉＯ2 膜２０５を形成する。
【００２９】次に、図２（ｂ）に示すように、ＳｉＯ2
膜２０５上に第１のフォトレジスト膜（ＰＲ膜）２０６
を形成し、光学露光法を用いて、接合型及びショットキ
ー障壁型電界効果トランジスタのゲート電極となる部分
のフォトレジスト膜２０６に第１及び第２の補助開孔
（図示せず）をあけ、さらに、第１及び第２の補助開孔
を介してＣＦ4 とＨ2 の混合ガス２０７を用いて、第１
のＳｉＯ2 膜２０５のドライエッチングを行い、それぞ
れ幅約０．５μｍの第１及び第２の予備開孔２０８、２
０９を同時にあける。
膜２０５上に第１のフォトレジスト膜（ＰＲ膜）２０６
を形成し、光学露光法を用いて、接合型及びショットキ
ー障壁型電界効果トランジスタのゲート電極となる部分
のフォトレジスト膜２０６に第１及び第２の補助開孔
（図示せず）をあけ、さらに、第１及び第２の補助開孔
を介してＣＦ4 とＨ2 の混合ガス２０７を用いて、第１
のＳｉＯ2 膜２０５のドライエッチングを行い、それぞ
れ幅約０．５μｍの第１及び第２の予備開孔２０８、２
０９を同時にあける。
【００３０】次に、第１のフォトレジスト膜２０６を除
去した後、図２（ｃ）に示すように、熱ＣＶＤ法にて約
３００ｎｍの第２のＳｉＯ2 膜２１０を全面に堆積す
る。
去した後、図２（ｃ）に示すように、熱ＣＶＤ法にて約
３００ｎｍの第２のＳｉＯ2 膜２１０を全面に堆積す
る。
【００３１】次に、図２（ｄ）に示すように、ＣＦ4 ガ
ス２１１を用いて、第２のＳｉＯ2膜２１０の異方性ド
ライエッチングを行い、第１及び第２の補助開孔２０
８、２０９内に厚さ約１５０ｎｍの側壁２１２を形成す
る。
ス２１１を用いて、第２のＳｉＯ2膜２１０の異方性ド
ライエッチングを行い、第１及び第２の補助開孔２０
８、２０９内に厚さ約１５０ｎｍの側壁２１２を形成す
る。
【００３２】次に、図２（ｅ）に示すように、第１及び
第２の補助開孔２０８、２０９を介してＢＣｌ3 とＳＦ
6 の混合ガス２１３を用いた選択ドライエッチングによ
り、ｎ+ −ＧａＡｓキャップ層２０４のみを除去し、ゲ
ートリセス領域２１４を形成する。
第２の補助開孔２０８、２０９を介してＢＣｌ3 とＳＦ
6 の混合ガス２１３を用いた選択ドライエッチングによ
り、ｎ+ −ＧａＡｓキャップ層２０４のみを除去し、ゲ
ートリセス領域２１４を形成する。
【００３３】次に、図２（ｆ）に示すように、熱ＣＶＤ
法により、厚さ約１００ｎｍの第３のＳｉＯ2 膜２１５
を全面に堆積する。
法により、厚さ約１００ｎｍの第３のＳｉＯ2 膜２１５
を全面に堆積する。
【００３４】次に、図３（ａ）に示すように、ショット
キー障壁型電界効果トランジスタとなる領域を第２のフ
ォトレジスト膜２１６で覆った後、再びＣＦ4 ガス２１
１を用いて、第１の予備開孔２０８を介して第３のＳｉ
Ｏ2 膜２１５の異方性ドライエッチングを行い、接合型
電界効果トランジスタのゲート電極を形成する領域にの
み第１の本開孔２１７をあける。
キー障壁型電界効果トランジスタとなる領域を第２のフ
ォトレジスト膜２１６で覆った後、再びＣＦ4 ガス２１
１を用いて、第１の予備開孔２０８を介して第３のＳｉ
Ｏ2 膜２１５の異方性ドライエッチングを行い、接合型
電界効果トランジスタのゲート電極を形成する領域にの
み第１の本開孔２１７をあける。
【００３５】次に、第２のフォトレジスト膜２１６を除
去した後、図３（ｂ）に示すように、例えばトリメチル
ガリウム（ＴＭＧ）が２ｃｃ／分、アルシン（Ａｓ
Ｈ3 ）が１０ｃｃ／分、成長ガス圧力が１×１０-5Ｔｏ
ｒｒであり、成長温度が４５０℃の条件のＭＯＭＢＥ法
にて、約１００ｎｍの高さとなるまで、有効アクセプタ
密度２．０×１０20ｃｍ-3のｐ+ −ＧａＡｓ層３０１を
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層２０３上に選択的
に成長する。
去した後、図３（ｂ）に示すように、例えばトリメチル
ガリウム（ＴＭＧ）が２ｃｃ／分、アルシン（Ａｓ
Ｈ3 ）が１０ｃｃ／分、成長ガス圧力が１×１０-5Ｔｏ
ｒｒであり、成長温度が４５０℃の条件のＭＯＭＢＥ法
にて、約１００ｎｍの高さとなるまで、有効アクセプタ
密度２．０×１０20ｃｍ-3のｐ+ −ＧａＡｓ層３０１を
ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層２０３上に選択的
に成長する。
【００３６】次に、図３（ｃ）に示すように、接合型電
界効果トランジスタとなる領域を第３のフォトレジスト
膜３０２で覆った後、再びＣＦ4 ガス２１１を用いて、
第２の予備開孔２０９を介して第３のＳｉＯ2 膜２１５
の異方性ドライエッチングを行い、ショットキー障壁型
電界効果トランジスタのゲート電極を形成する領域に第
２の本開孔３０３をあける。
界効果トランジスタとなる領域を第３のフォトレジスト
膜３０２で覆った後、再びＣＦ4 ガス２１１を用いて、
第２の予備開孔２０９を介して第３のＳｉＯ2 膜２１５
の異方性ドライエッチングを行い、ショットキー障壁型
電界効果トランジスタのゲート電極を形成する領域に第
２の本開孔３０３をあける。
【００３７】次に、第３のフォトレジスト膜３０２を除
去した後、図３（ｄ）に示すように、ゲート金属とし
て、先ずＷＳｉ膜３０４を基板全面にスパッタリングに
て堆積し、さらに第１及び第２の本開孔２１７、３０３
上に、ゲート金属Ｔｉ／Ｐｔ／Ａｕ（厚さはそれぞれ１
５ｎｍ／４０ｎｍ／２００ｎｍ）３０６を第４のフォト
レジスト膜３０５による蒸着リフトオフ法にて堆積し、
図３（ｅ）に示すような、Ｙ字型のゲート電極３０７を
形成する。
去した後、図３（ｄ）に示すように、ゲート金属とし
て、先ずＷＳｉ膜３０４を基板全面にスパッタリングに
て堆積し、さらに第１及び第２の本開孔２１７、３０３
上に、ゲート金属Ｔｉ／Ｐｔ／Ａｕ（厚さはそれぞれ１
５ｎｍ／４０ｎｍ／２００ｎｍ）３０６を第４のフォト
レジスト膜３０５による蒸着リフトオフ法にて堆積し、
図３（ｅ）に示すような、Ｙ字型のゲート電極３０７を
形成する。
【００３８】次に、図３（ｅ）に示すように、このゲー
ト電極３０７をマスクとして、ＣＦ4 とＳＦ4 の混合ガ
ス３０８を用いた異方性ドライエッチングにより、ＷＳ
ｉ膜３０４と第１のＳｉＯ2 膜２０５を除去する。
ト電極３０７をマスクとして、ＣＦ4 とＳＦ4 の混合ガ
ス３０８を用いた異方性ドライエッチングにより、ＷＳ
ｉ膜３０４と第１のＳｉＯ2 膜２０５を除去する。
【００３９】最後に、図３（ｆ）に示すように、ＡｕＧ
ｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３５ｎｍ
／２０ｎｍ）のオーミック金属３０９をゲート電極３０
７に対して自己整合的に蒸着して、熱処理を行い、さら
に絶縁膜による平坦化工程と配線工程を行うことで、本
発明の接合型電界効果トランジスタとショットキー障壁
型電界効果トランジスタとで構成される半導体集積回路
を完成する。
ｅ／Ｎｉ／Ａｕ（厚さはそれぞれ１００ｎｍ／３５ｎｍ
／２０ｎｍ）のオーミック金属３０９をゲート電極３０
７に対して自己整合的に蒸着して、熱処理を行い、さら
に絶縁膜による平坦化工程と配線工程を行うことで、本
発明の接合型電界効果トランジスタとショットキー障壁
型電界効果トランジスタとで構成される半導体集積回路
を完成する。
【００４０】なお、上記実施の形態では、ＧａＡｓ化合
物半導体の基板面上にゲート電極を形成する方法を示し
たが、ＩｎＰ化合物半導体の基板面上にゲート電極を形
成する場合にも、エピタキシャル選択成長のガス種、流
量、温度などを変更することで、全く同様に半導体集積
回路を作製できるのは言うまでもない。また、本発明の
半導体集積回路の製造方法は、正孔チャネル層を作製
し、ゲート電極としてｎ層（あるいはｎ+ 層）を用いる
場合にも、エピタキシャル選択成長のガス種、流量、温
度などを変更することで、同様な工程で半導体集積回路
を作製できる。さらに、選択的にエピタキシャル成長す
る方法として、ＭＯＣＶＤ法（metal organic chemical
vapor deposition:有機金属気相成長法）やＶＰＥ法
（vapor phase epitaxy ）を用いることも可能である。
物半導体の基板面上にゲート電極を形成する方法を示し
たが、ＩｎＰ化合物半導体の基板面上にゲート電極を形
成する場合にも、エピタキシャル選択成長のガス種、流
量、温度などを変更することで、全く同様に半導体集積
回路を作製できるのは言うまでもない。また、本発明の
半導体集積回路の製造方法は、正孔チャネル層を作製
し、ゲート電極としてｎ層（あるいはｎ+ 層）を用いる
場合にも、エピタキシャル選択成長のガス種、流量、温
度などを変更することで、同様な工程で半導体集積回路
を作製できる。さらに、選択的にエピタキシャル成長す
る方法として、ＭＯＣＶＤ法（metal organic chemical
vapor deposition:有機金属気相成長法）やＶＰＥ法
（vapor phase epitaxy ）を用いることも可能である。
【００４１】図４（ａ）及び（ｂ）に、上記第２の実施
形態におけるノーマリーオフ型のＨＪＦＥＴとノーマリ
ーオン型のＨＪＦＥＴの静特性を示す。ここで、ゲート
長Ｌｇは、従来の半導体集積回路の製造方法では製造が
困難であった０．２μｍ、ゲート幅は１０μｍである。
また、ゲート長Ｌｇは３インチウェハー面内、及びウェ
ハー間で、Ｌｇ＝０．２±０．０２μｍと、均一性、再
現性とも極めて良好な値を得た。また、これらノーマリ
ーオフ型とノーマリーオン型のＨＪＦＥＴのしきい値電
圧は、それぞれ、０．１Ｖ、−０．４Ｖであった。さら
に、駆動用のノーマリーオフ型のＨＪＦＥＴのゲートに
印加できる電圧ＶG は、従来のショットキー障壁型のト
ランジスタの場合と較べて０．４Ｖ以上向上し、＋１．
２Ｖと良好な値を実現できた。
形態におけるノーマリーオフ型のＨＪＦＥＴとノーマリ
ーオン型のＨＪＦＥＴの静特性を示す。ここで、ゲート
長Ｌｇは、従来の半導体集積回路の製造方法では製造が
困難であった０．２μｍ、ゲート幅は１０μｍである。
また、ゲート長Ｌｇは３インチウェハー面内、及びウェ
ハー間で、Ｌｇ＝０．２±０．０２μｍと、均一性、再
現性とも極めて良好な値を得た。また、これらノーマリ
ーオフ型とノーマリーオン型のＨＪＦＥＴのしきい値電
圧は、それぞれ、０．１Ｖ、−０．４Ｖであった。さら
に、駆動用のノーマリーオフ型のＨＪＦＥＴのゲートに
印加できる電圧ＶG は、従来のショットキー障壁型のト
ランジスタの場合と較べて０．４Ｖ以上向上し、＋１．
２Ｖと良好な値を実現できた。
【００４２】
【発明の効果】以上説明したように、本発明の半導体集
積回路の製造方法は、一伝導形のチャネル層を有する半
導体の基板面上に、絶縁膜を形成する工程と、第１の接
合型電界効果トランジスタの第１のゲート電極を形成す
る領域の絶縁膜をエッチングして、絶縁膜に第１の開孔
をあける工程と、この１の開孔を有する絶縁膜をマスク
として、チャネル層の伝導形とは異なる他の伝導形であ
り、かつ少なくとも一種類以上からなる半導体結晶層
を、基板面上から選択的にエピタキシャル成長して、第
１のゲート電極を形成する工程と、第２のショットキー
障壁型電界効果トランジスタの第２のゲート電極を形成
する領域の絶縁膜をエッチングして、絶縁膜に第２の開
孔をあける工程と、この第２の開孔内に金属を堆積し
て、第２のゲート電極を形成する工程と、第１及び第２
のゲート電極を用いて、第１の接合型電界効果トランジ
スタと第２のショットキー障壁型電界効果トランジスタ
を形成する工程と、第１と第２の電界効果トランジスタ
を、それぞれ駆動用トランジスタと負荷用トランジスタ
として用い、半導体集積回路を構成する工程とから成っ
ている。従って、従来の半導体集積回路の製造方法にお
いて、再現性・均一性低下の原因となっていたｐ+ 層を
エッチングする工程を除去することが出来る。また、電
界効果トランジスタのゲート長は、絶縁膜の開口長によ
って完全に制御できるため、ゲート長短縮に伴うゲート
長のばらつきを著しく減少することができ、上記第２の
実施の形態に示したように、優れた均一性と再現性が得
られる。さらに、低抵抗な金属の堆積により、接合型と
ショットキー障壁型トランジスタのゲート電極を断面Ｔ
字型やＹ字型とすることが出来るため、ゲート電極の抵
抗を著しく下げることが可能となり、大幅な高周波特性
の改善も実現できる。
積回路の製造方法は、一伝導形のチャネル層を有する半
導体の基板面上に、絶縁膜を形成する工程と、第１の接
合型電界効果トランジスタの第１のゲート電極を形成す
る領域の絶縁膜をエッチングして、絶縁膜に第１の開孔
をあける工程と、この１の開孔を有する絶縁膜をマスク
として、チャネル層の伝導形とは異なる他の伝導形であ
り、かつ少なくとも一種類以上からなる半導体結晶層
を、基板面上から選択的にエピタキシャル成長して、第
１のゲート電極を形成する工程と、第２のショットキー
障壁型電界効果トランジスタの第２のゲート電極を形成
する領域の絶縁膜をエッチングして、絶縁膜に第２の開
孔をあける工程と、この第２の開孔内に金属を堆積し
て、第２のゲート電極を形成する工程と、第１及び第２
のゲート電極を用いて、第１の接合型電界効果トランジ
スタと第２のショットキー障壁型電界効果トランジスタ
を形成する工程と、第１と第２の電界効果トランジスタ
を、それぞれ駆動用トランジスタと負荷用トランジスタ
として用い、半導体集積回路を構成する工程とから成っ
ている。従って、従来の半導体集積回路の製造方法にお
いて、再現性・均一性低下の原因となっていたｐ+ 層を
エッチングする工程を除去することが出来る。また、電
界効果トランジスタのゲート長は、絶縁膜の開口長によ
って完全に制御できるため、ゲート長短縮に伴うゲート
長のばらつきを著しく減少することができ、上記第２の
実施の形態に示したように、優れた均一性と再現性が得
られる。さらに、低抵抗な金属の堆積により、接合型と
ショットキー障壁型トランジスタのゲート電極を断面Ｔ
字型やＹ字型とすることが出来るため、ゲート電極の抵
抗を著しく下げることが可能となり、大幅な高周波特性
の改善も実現できる。
【００４３】このように、本発明の半導体集積回路の製
造方法は、接合型電界効果トランジスタの高いゲート耐
圧特性を活かし、大きな論理振幅をもつ半導体集積回路
を再現性良く作製できるという効果を有している。ま
た、本発明の半導体集積回路の製造方法は、ゲート長を
均一性良く短縮することもできる。さらに、素子の高性
能化にかかせないゲート寄生抵抗の低減、及びソース抵
抗の低減も図れるという効果を有してしている。
造方法は、接合型電界効果トランジスタの高いゲート耐
圧特性を活かし、大きな論理振幅をもつ半導体集積回路
を再現性良く作製できるという効果を有している。ま
た、本発明の半導体集積回路の製造方法は、ゲート長を
均一性良く短縮することもできる。さらに、素子の高性
能化にかかせないゲート寄生抵抗の低減、及びソース抵
抗の低減も図れるという効果を有してしている。
【図１】本発明の第１の実施形態による半導体集積回路
の製造方法を示す要素工程図である。
の製造方法を示す要素工程図である。
【図２】本発明の第２の実施形態による半導体集積回路
の製造方法の前半部を示す要素工程図である。
の製造方法の前半部を示す要素工程図である。
【図３】本発明の第２の実施形態による半導体集積回路
の製造方法の後半部を示す要素工程図である。
の製造方法の後半部を示す要素工程図である。
【図４】本発明の第２の実施形態による製造方法によっ
て製作された半導体集積回路の特性を示す図である。
て製作された半導体集積回路の特性を示す図である。
【図５】従来の半導体集積回路の製造方法を示す要素工
程図である。
程図である。
【図６】図５に示した、従来の半導体集積回路の製造方
法における問題を示す要素断面図である。
法における問題を示す要素断面図である。
１０１ 半絶縁性のＧａＡｓ基板 １０２ ｉ−ＧａＡｓチャネル層 １０３ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層 １０４ ＳｉＯＮ絶縁層 １０５ ＰＭＭＡレジスト膜 １０６ レジスト膜の補助開孔 １０７ ＣＦ4 ガス １０８ ＳｉＯＮ膜の第１の本開孔 １０９ ｐ+ −ＧａＡｓ層 １１０ フォトレジスト膜 １１１ ＳｉＯＮ膜の第２の本開孔 １１２ ゲート金属 １１３ Ｔ型のｐ+ ゲート電極 １１４ Ｔ型のゲート電極 １１５ ＣＦ4 ガス １１６ オーミック金属 ２０１ 半絶縁性のＧａＡｓ基板 ２０２ ｉ−Ｉｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２０３ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層 ２０４ ｎ+ −ＧａＡｓキャップ層 ２０５ ＳｉＯ2 層 ２０６ ＰＲ膜 ２０７ ＣＦ4 とＨ2 の混合ガス ２０８ 第１の予備開孔 ２０９ 第２の予備開孔 ２１０ ＳｉＯ2 膜 ２１１ ＣＦ4 ガス ２１２ ＳｉＯ2 の側壁 ２１３ ＢＣｌ3 とＳＦ6 の混合ガス ２１４ ゲートリセス領域 ２１５ ＳｉＯ2 膜 ２１６ フォトレジスト膜 ２１７ 第１の本開孔 ３０１ ｐ+ −ＧａＡｓ層 ３０２ フォトレジスト膜 ３０３ 第２の本開孔 ３０４ ＷＳｉ膜 ３０５ フォトレジスト膜 ３０６ ゲート金属 ３０７ Ｙ型のゲート金属電極 ３０８ ＣＦ4 とＳＦ6 の混合ガス ３０９ オーミック性の電極（オーミック金属） ５０１ 半絶縁性のＧａＡｓ基板 ５０２ ｉ−ＧａＡｓ層 ５０３ ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ層 ５０４ ｐ+ −ＧａＡｓ層 ５０５ フォトレジスト膜 ５０６ ゲート電極 ５０７ ゲート電極 ５０８ オーミック電極 ５０９ オーミック電極 ５１０ オーミック電極 ５１１ フォトレジスト膜 ５１２ ＪＦＥＴ ５１３ ＭＥＳＦＥＴ ６０１ オーバーエッチングされたｐ+ −ＧａＡｓ層 ６０２ エッチングのばらつきで無くなったｎ−Ａｌ
ＧａＡｓ電子供給層 ６０３ オーバーエッチングされたｎ−ＡｌＧａＡｓ
電子供給層
ＧａＡｓ電子供給層 ６０３ オーバーエッチングされたｎ−ＡｌＧａＡｓ
電子供給層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (7)
- 【請求項１】 接合型の第１の電界効果トランジスタと
ショットキー障壁型の第２の電界効果トランジスタとを
それぞれ駆動用トランジスタと負荷用トランジスタとし
て用いた半導体集積回路を製造する方法において、 一伝導形のチャネル層を有する半導体の基板面上に、絶
縁膜を形成する工程と、 前記第１の電界効果トランジスタの第１のゲート電極を
形成する領域の絶縁膜をエッチングして、前記絶縁膜に
第１の本開孔をあける工程と、 該第１の本開孔を有する絶縁膜をマスクとして、前記チ
ャネル層の伝導形とは異なる他の伝導形であり、かつ少
なくとも一種類以上からなる半導体結晶層を、前記基板
面上から選択的にエピタキシャル成長して、前記第１の
ゲート電極を形成する工程と、 前記第２の電界効果トランジスタの第２のゲート電極を
形成する領域の絶縁膜をエッチングして、前記絶縁膜に
第２の本開孔をあける工程と、 該第２の本開孔内に金属を堆積して、前記第２のゲート
電極を形成する工程と、 前記第１及び第２のゲート電極を用いて、前記第１の電
界効果トランジスタと前記第２の電界効果トランジスタ
とを形成する工程とを含むことを特徴とする半導体集積
回路の製造方法。 - 【請求項２】 前記半導体が化合物半導体であり、前記
半導体結晶層が化合物半導体結晶層である、請求項１に
記載の半導体集積回路の製造方法。 - 【請求項３】 前記第１及び第２の本開孔をあける工程
は、 前記基板上に、第１の絶縁膜を形成し、前記第１及び第
２のゲート電極を形成する領域の前記第１の絶縁膜をエ
ッチングし、予備開孔をあける工程と、 該予備開孔内を含めて、前記第１の絶縁膜上に第２の絶
縁膜を堆積する工程と、 前記第２の絶縁膜に異方性ドライエッチングを施し、前
記予備開孔の内側壁にのみ前記第２の絶縁膜を残すこと
により、前記予備開孔を狭める工程とを含む請求項１に
記載の半導体集積回路の製造方法。 - 【請求項４】 前記第１及び第２のゲート電極を形成す
る工程は、選択エピタキシャル成長で形成した前記第１
のゲート電極および前記第２のゲート電極の上部に、１
種類以上の低抵抗金属を形成する工程を含み、これによ
って前記第１及び第２のゲート電極の断面形状をＴ型も
しくはＹ型とすることを特徴とする請求項１に記載の半
導体集積回路の製造方法。 - 【請求項５】 前記第１の電界効果トランジスタと前記
第２の電界効果トランジスタとを形成する工程は、前記
Ｔ型もしくはＹ型となった断面形状を持つ前記第１及び
第２のゲート電極を用いて、オーミック電極を自己整合
的に形成する工程を含む請求項４に記載の半導体集積回
路の製造方法。 - 【請求項６】 接合型電界効果トランジスタとショット
キー障壁型電界効果トランジスタとをそれぞれ駆動用ト
ランジスタと負荷用トランジスタとして用いた半導体集
積回路を製造する方法において、 半絶縁性ＧａＡｓの基板上に、ＭＢＥ法にて、ｉ−Ｇａ
Ａｓチャネル層、ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層
を順次成長する工程と、 前記ｎ−Ａｌ0.2 Ｇａ0.8 Ａｓ電子供給層上にプラズマ
ＣＶＤ法にて、ＳｉＯＮ膜を堆積する工程と、 前記ＳｉＯＮ膜上にＰＭＭＡレジスト膜を形成する工程
と、 前記接合型電界効果トランジスタのゲート電極となる領
域の前記ＰＭＭＡレジスト膜を、電子線にて描画、現像
し、第１の補助開孔をあける工程と、 前記第１の補助開孔を介してＣＦ4 ガスを用いて前記Ｓ
ｉＯＮ膜のドライエッチングを行い、第１の本開孔をあ
ける工程と、 前記ＰＭＭＡレジスト膜を除去した後に、ＭＯＭＢＥ法
にて、ｐ+ −ＧａＡｓ層を前記ｎ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層上に選択的に成長する工程と、 前記ＳｉＯＮ膜上にフォトレジスト膜を形成し、前記シ
ョットキー障壁型電界効果トランジスタのゲート電極と
なる領域の前記フォトレジスト膜に光学露光を施し、第
２の補助開孔をあける工程と、 前記第２の補助開孔を介してＣＦ4 ガスを用いて前記Ｓ
ｉＯＮ膜のドライエッチングを行い、第２の本開孔をあ
ける工程と、 前記フォトレジスト膜を除去した後、前記第１及び第２
の本開孔上に、ゲート金属Ｔｉ／Ｐｔ／Ａｕを蒸着リフ
トオフ法にて堆積し、Ｔ型のゲート電極を形成する工程
と、 前記ゲート電極をマスクとして、ＣＦ4 ガスを用いた異
方性ドライエッチングにより前記ＳｉＯＮ膜を除去する
工程と、 ＡｕＧｅ／Ｎｉ／Ａｕのオーミック金属を前記ゲート電
極に対して自己整合的に蒸着して、熱処理を行い、絶縁
膜による平坦化工程と配線工程を行うことで、前記接合
型電界効果トランジスタと前記ショットキー障壁型電界
効果トランジスタで構成される半導体集積回路を完成す
る工程とを含む半導体集積回路の製造方法。 - 【請求項７】 接合型電界効果トランジスタとショット
キー障壁型電界効果トランジスタとをそれぞれ駆動用ト
ランジスタと負荷用トランジスタとして用いた半導体集
積回路を製造する方法において、 半絶縁性ＧａＡｓの基板上に、ＭＢＥ法にて、ｉ−Ｉｎ
0.2 Ｇａ0.8 Ａｓチャネル層、ｎ−Ａｌ0.2 Ｇａ0.8 Ａ
ｓ電子供給層、ｎ+ −ＧａＡｓキャップ層を順次成長す
る工程と、 前記ｎ+ −ＧａＡｓキャップ層上に熱ＣＶＤ法にて、第
１のＳｉＯ2 膜を形成する工程と、 前記第１のＳｉＯ2 膜上に第１のフォトレジスト膜を形
成する工程と、 光学露光法を用いて、前記接合型及びショットキー障壁
型電界効果トランジスタのゲート電極となる部分の前記
第１のフォトレジスト膜に第１及び第２の補助開孔をあ
ける工程と、 ＣＦ4 とＨ2 ガスの混合ガスを用いて、前記第１のＳｉ
Ｏ2 膜のドライエッチングを行い、前記第１及び第２の
補助開孔を介してそれぞれ第１及び第２の予備開孔を同
時にあける工程と、 前記第１のフォトレジスト膜を除去した後に、熱ＣＶＤ
法にて第２のＳｉＯ2膜を全面に堆積する工程と、 ＣＦ4 ガスを用いて、前記第２のＳｉＯ2 膜の異方性ド
ライエッチングを行い、前記第１及び第２の予備開孔内
に側壁を形成する工程と、 前記第１及び第２の予備開孔を介してＢＣｌ3 とＳＦ6
の混合ガスを用いた選択ドライエッチングにより、前記
ｎ+ −ＧａＡｓキャップ層のみを除去し、ゲートリセス
領域を形成する工程と、 熱ＣＶＤ法により、第３のＳｉＯ2 膜を全面に堆積する
工程と、 前記ショットキー障壁型電界効果トランジスタとなる領
域を第２のフォトレジスト膜で覆った後、前記第１の予
備開孔を介してＣＦ4 ガスを用いて前記第３のＳｉＯ2
膜の異方性ドライエッチングを行い、前記接合型電界効
果トランジスタのゲート電極を形成する領域にのみ第１
の本開孔をあける工程と、 前記第２のフォトレジスト膜を除去した後、ＭＯＭＢＥ
法にて、ｐ+ −ＧａＡｓ層を前記ｎ−Ａｌ0.2 Ｇａ0.8
Ａｓ電子供給層上に選択的に成長する工程と、 前記接合型電界効果トランジスタとなる領域を第３のフ
ォトレジスト膜で覆った後、前記第２の予備開孔を介し
てＣＦ4 ガスを用いて前記第３のＳｉＯ2 膜の異方性ド
ライエッチングを行い、前記ショットキー障壁型電界効
果トランジスタのゲート電極を形成する領域に第２の本
開孔をあける工程と、 前記第３のフォトレジスト膜を除去した後、ＷＳｉ膜を
基板全面にスパッタリングにて堆積する工程と、 前記第１及び第２の本開孔上に、ゲート金属Ｔｉ／Ｐｔ
／Ａｕを蒸着リフトオフ法にて堆積し、Ｙ型のゲート電
極を形成する工程と、 前記ゲート電極をマスクとして、ＣＦ4 とＳＦ6 の混合
ガスを用いた異方性ドライエッチングにより、前記ＷＳ
ｉ膜と前記第１のＳｉＯ2 膜を除去する工程と、 ＡｕＧｅ／Ｎｉ／Ａｕのオーミック金属を前記ゲート電
極に対して自己整合的に蒸着して、熱処理を行い、絶縁
膜による平坦化工程と配線工程を行うことで、前記接合
型電界効果トランジスタと前記ショットキー障壁型電界
効果トランジスタで構成される半導体集積回路を完成す
る工程とを含む半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341726A JP2914429B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7341726A JP2914429B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186174A JPH09186174A (ja) | 1997-07-15 |
| JP2914429B2 true JP2914429B2 (ja) | 1999-06-28 |
Family
ID=18348305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7341726A Expired - Lifetime JP2914429B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914429B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103219375A (zh) * | 2006-11-20 | 2013-07-24 | 松下电器产业株式会社 | 半导体装置 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123067A (ja) * | 1983-12-08 | 1985-07-01 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS61168269A (ja) * | 1985-01-19 | 1986-07-29 | Sony Corp | 接合ゲ−ト型電界効果トランジスタの製造方法 |
| JPS62213416A (ja) * | 1986-03-14 | 1987-09-19 | Fujitsu Ltd | 論理回路 |
-
1995
- 1995-12-27 JP JP7341726A patent/JP2914429B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186174A (ja) | 1997-07-15 |
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Legal Events
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