JPS60123067A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS60123067A JPS60123067A JP58231727A JP23172783A JPS60123067A JP S60123067 A JPS60123067 A JP S60123067A JP 58231727 A JP58231727 A JP 58231727A JP 23172783 A JP23172783 A JP 23172783A JP S60123067 A JPS60123067 A JP S60123067A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、とくにショットキバリヤゲート型
電界効果トランジスタ（以下５ＢＧ−ＦＥＴと略す）及
びその製造方法に関するものである。
電界効果トランジスタ（以下５ＢＧ−ＦＥＴと略す）及
びその製造方法に関するものである。
従来例の構成とその問題点
ＧａＡｓを基板として用いた５ＢＧ−ＦＥＴは、高周波
帯に於けるトランジスタ、高速デジタル回路等の集積回
路の回路素子に用いられる。集積回路に用いられるＳＢ
（、−ＦＥＴの基本構造の従来例を第１図に示す。第１
図はエンハンスメント型ＦＥＴ （以下Ｅ−ＦＥＴと略
す）とデプレッション型ＦＥＴ （以下Ｄ−ＦＥＴと略
す）からなるＥ／Ｄ型集型口積回路している。
帯に於けるトランジスタ、高速デジタル回路等の集積回
路の回路素子に用いられる。集積回路に用いられるＳＢ
（、−ＦＥＴの基本構造の従来例を第１図に示す。第１
図はエンハンスメント型ＦＥＴ （以下Ｅ−ＦＥＴと略
す）とデプレッション型ＦＥＴ （以下Ｄ−ＦＥＴと略
す）からなるＥ／Ｄ型集型口積回路している。
半絶縁性ＧａＡｓ基板１にイオン注入法を用いて、キャ
リヤ濃度１０ ｍ 、厚み０．２μｍ程度のｎ型導電層
からなる能動層２（Ｄ−ＦＥＴ領域）及びキャリヤ濃度
１０１７ｃｍ−６，厚み０．０９μｍ程度のｎ型導電層
からなる能動層２’（Ｅ−ＦＥＴ領域）を所望の領域に
形成し、能動層２，２′表面にソース、ドレインとなる
非整流性電極３，４を形成し、ゲート電極５となるショ
ットキ接触、及び非整流性電極間及び非整流接触とショ
ットキ接触間（図示せず）等を配線金属６で接続した形
となっている。７はＳｉ３Ｎ４膜である。ＧａＡｓ集積
回路に於ては、非整流性電極３，４としてＡｕ−Ｇｅ／
Ａｕを用い、ショットキ接触電極５として、Ａｔ。
リヤ濃度１０ ｍ 、厚み０．２μｍ程度のｎ型導電層
からなる能動層２（Ｄ−ＦＥＴ領域）及びキャリヤ濃度
１０１７ｃｍ−６，厚み０．０９μｍ程度のｎ型導電層
からなる能動層２’（Ｅ−ＦＥＴ領域）を所望の領域に
形成し、能動層２，２′表面にソース、ドレインとなる
非整流性電極３，４を形成し、ゲート電極５となるショ
ットキ接触、及び非整流性電極間及び非整流接触とショ
ットキ接触間（図示せず）等を配線金属６で接続した形
となっている。７はＳｉ３Ｎ４膜である。ＧａＡｓ集積
回路に於ては、非整流性電極３，４としてＡｕ−Ｇｅ／
Ａｕを用い、ショットキ接触電極５として、Ａｔ。
Ｔｉ、Ｐｔ、Ｗ 等が用いられている。又配線金属６と
してＴｉ ／Ｐｔ ／Ａｕ 、 Ｔｉ ／Ａｕ 等が用
いられている。
してＴｉ ／Ｐｔ ／Ａｕ 、 Ｔｉ ／Ａｕ 等が用
いられている。
Ｇ ａ Ａ ｓ集積回路の信頼性で問題になるのは、非
整流性接触の劣化で加熱放置で接触抵抗が増大する。
整流性接触の劣化で加熱放置で接触抵抗が増大する。
これは主に配線金属６と電極３，４を構成する非整流接
触金属が反応し、配線金属６の一部が非整流性電極３，
４と能動層の界面に達するためである。
触金属が反応し、配線金属６の一部が非整流性電極３，
４と能動層の界面に達するためである。
発明の目的
本発明は上記の様な従来例の欠点を除去するものである
。即ちＧ ａ Ａ ｓ集積回路の信頼性を高め、製造工
程が簡単なＧ ａ Ａ ｓ集積回路とその製造方法を提
供することを目的とする。
。即ちＧ ａ Ａ ｓ集積回路の信頼性を高め、製造工
程が簡単なＧ ａ Ａ ｓ集積回路とその製造方法を提
供することを目的とする。
発明の構成
本発明はＧ ａ Ａ ｓ集積回路の信頼性を高め、製造
工程を簡略化せしめるだめ、配線金属、ショットキバリ
ヤゲート電極として、高融点金属を用いるものである。
工程を簡略化せしめるだめ、配線金属、ショットキバリ
ヤゲート電極として、高融点金属を用いるものである。
実施例の説明
第２図ａ −Ｃは本発明の一実施例で、Ｇ ａ Ａ ｓ
集積回路の製造工程の概略図である。
集積回路の製造工程の概略図である。
半絶縁性Ｇ ａ Ａ ｓ基板１１に、イオン注入法を用
いて選択的にＤ（デプレッション型）−ＦＥＴ。
いて選択的にＤ（デプレッション型）−ＦＥＴ。
Ｅ（エンハンスメント型）−ＦＥＴを形成スルｎ型導電
層からなる能動層１２ 、１２’を形成する（第２図ａ
） Ｓｉ３Ｎ４膜１５を全表面に堆積し、写真食刻法を用い
て膜１５に開孔部を形成し、八ｕ−Ｇｅ（１０００人）
、Ａｕ（２０００人）を蒸着し、リフトオフ法を用いて
ソース電極１３．ドレイン電極１４を形成する。（第２
図ｂ）。写真食刻法を用いて、ゲーム形成部、配線金属
形成部を開孔し、Ｗ（１０００人）−Ｔｉ （５００人
）−、Ａｕ （３０００人）を蒸着し、リフトオフ法を
用いてゲート電極１６、配線金属１７を形成する。
層からなる能動層１２ 、１２’を形成する（第２図ａ
） Ｓｉ３Ｎ４膜１５を全表面に堆積し、写真食刻法を用い
て膜１５に開孔部を形成し、八ｕ−Ｇｅ（１０００人）
、Ａｕ（２０００人）を蒸着し、リフトオフ法を用いて
ソース電極１３．ドレイン電極１４を形成する。（第２
図ｂ）。写真食刻法を用いて、ゲーム形成部、配線金属
形成部を開孔し、Ｗ（１０００人）−Ｔｉ （５００人
）−、Ａｕ （３０００人）を蒸着し、リフトオフ法を
用いてゲート電極１６、配線金属１７を形成する。
第３図は、従来の第１図のＦＥＴと本発明ＦＥＴの信頼
性の比較を示したもので、３０ｏ℃の雰囲気中に放置し
た場合の非整流性接触の接触抵抗（Ａが本発明、Ｂは従
来）を示すものである。第３図から明らかな様に従来の
どと（Ｔ ｉ −Ｐ ｔ −Ａｕを配線金属７として用
いた場合には約１０００ ｈ ｒで接触抵抗の増大が見
られるが、本発明では１０．０００ ｈｒでも接触抵抗
の劣化が見られ碌い。
性の比較を示したもので、３０ｏ℃の雰囲気中に放置し
た場合の非整流性接触の接触抵抗（Ａが本発明、Ｂは従
来）を示すものである。第３図から明らかな様に従来の
どと（Ｔ ｉ −Ｐ ｔ −Ａｕを配線金属７として用
いた場合には約１０００ ｈ ｒで接触抵抗の増大が見
られるが、本発明では１０．０００ ｈｒでも接触抵抗
の劣化が見られ碌い。
これはＷがバリヤ金属として優れているためであると考
えられる０又シヨツトキ電極と配線金属を □同時に形
成するもので製造工程の簡略化が図れる。
えられる０又シヨツトキ電極と配線金属を □同時に形
成するもので製造工程の簡略化が図れる。
また、本発明はＷを主体とする高融点金属をショットキ
電極として用いているのでショットキ電極の高温放置に
よる劣化がなく、ＧａＡｓ集積回路としても信頼性の優
れたものが得られる。
電極として用いているのでショットキ電極の高温放置に
よる劣化がなく、ＧａＡｓ集積回路としても信頼性の優
れたものが得られる。
実施例では配線金属、ショットキ電極としてＷ −Ｔ
ｉ −Ａ ｕで説明したが、Ｗの代りにＷの合金。
ｉ −Ａ ｕで説明したが、Ｗの代りにＷの合金。
Ｗ ／ Ｔ ｉ 、Ｗ／ Ｃｒ 、 Ｗ／ Ａｔ 、Ｗ
／ Ｓ ｉ モリブデン（Ｍｏ）、Ｍｏを含む合金等を
用いても良い。ＴｉはＷ及び絶縁膜との密着に用い、Ａ
ｕは配線金属の減少に用いているので他の材料を用いて
も良い。
／ Ｓ ｉ モリブデン（Ｍｏ）、Ｍｏを含む合金等を
用いても良い。ＴｉはＷ及び絶縁膜との密着に用い、Ａ
ｕは配線金属の減少に用いているので他の材料を用いて
も良い。
発明の効果
以上の様に本発明はＷ又はＭｏを主体とする高融点金属
を配線金属として用いることにより、Ｇ ａ Ａ ｓ集
積回路の信頼性、特に非整流性接触の接触抵抗の増大を
抑制できる。そして、Ｗ又はＭ。
を配線金属として用いることにより、Ｇ ａ Ａ ｓ集
積回路の信頼性、特に非整流性接触の接触抵抗の増大を
抑制できる。そして、Ｗ又はＭ。
を主体とする高融点金属をゲート電極として用いるので
製造工程が簡略化できかつＷ又はＭＯを生体とするゲー
ト電極は信頼性に優れている０
製造工程が簡略化できかつＷ又はＭＯを生体とするゲー
ト電極は信頼性に優れている０
第１図は従来の５ＢＧ−ＦＥＴの断面図、第２図ａ−Ｃ
は本発明の製造方法の一実施例を示すＧａＡｇＦＥＴか
らなるＥ／Ｄ型Ｇ ａ Ａ ｓ集積回路の工程要部に於
ける半導体装置の断面図、第３図は３ｏｏ℃の高温放置
での接触抵抗の変化の従来例と本発明の比較を示す図で
ある。 １１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２．
１２’・・・・・・能動層、１３・・・・・・ソース電
極、１４・・・・・・ドレイーン電極、１６・・・・・
・Ｓｔ Ｎ膜、１６・・・・・・ショットキ３４ 電極、１７・・・・・・配線金属。 代理人の氏名 弁理士 中 尾 敏 男 ＋１か１名男
１ 図 図 Ｈ肯 間 （ｈｒ）
は本発明の製造方法の一実施例を示すＧａＡｇＦＥＴか
らなるＥ／Ｄ型Ｇ ａ Ａ ｓ集積回路の工程要部に於
ける半導体装置の断面図、第３図は３ｏｏ℃の高温放置
での接触抵抗の変化の従来例と本発明の比較を示す図で
ある。 １１・・・・・・半絶縁性Ｇ ａ Ａ ｓ基板、１２．
１２’・・・・・・能動層、１３・・・・・・ソース電
極、１４・・・・・・ドレイーン電極、１６・・・・・
・Ｓｔ Ｎ膜、１６・・・・・・ショットキ３４ 電極、１７・・・・・・配線金属。 代理人の氏名 弁理士 中 尾 敏 男 ＋１か１名男
１ 図 図 Ｈ肯 間 （ｈｒ）
Claims (2)
- （１）化合物半導体上に形成されたタングステンまたは
モリブデンを含む高融点金属からなる電界効果トランジ
スタのショットキ・バリヤゲート電極と、前記半導体上
に形成されたソース、ドレインオーミック電極と、前記
高融点金属からなるとともに前記オーミック電極上に形
成された配線金属とを備えたことを特徴とする半導体装
置。 - （２）＃絶縁性化合物半導体に一導電型半導体層を形成
し、前記半導体層の所望の領域にソース、ドレインとな
るオーミック電極を形成したる後、タングステン捷たは
モリブデンを含む高融点金属からなるショットキ・バリ
ヤゲート電極を形成し、前記高融点金属からなる金属を
前記オーミック電極上に形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231727A JPS60123067A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231727A JPS60123067A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123067A true JPS60123067A (ja) | 1985-07-01 |
Family
ID=16928077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231727A Pending JPS60123067A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186174A (ja) * | 1995-12-27 | 1997-07-15 | Nec Corp | 半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107273A (en) * | 1978-02-09 | 1979-08-22 | Matsushita Electric Ind Co Ltd | Production of field effect transistor |
| JPS5852876A (ja) * | 1981-09-24 | 1983-03-29 | Toshiba Corp | 砒化ガリウム半導体装置 |
-
1983
- 1983-12-08 JP JP58231727A patent/JPS60123067A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107273A (en) * | 1978-02-09 | 1979-08-22 | Matsushita Electric Ind Co Ltd | Production of field effect transistor |
| JPS5852876A (ja) * | 1981-09-24 | 1983-03-29 | Toshiba Corp | 砒化ガリウム半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186174A (ja) * | 1995-12-27 | 1997-07-15 | Nec Corp | 半導体集積回路の製造方法 |
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