JPS61166080A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPS61166080A JPS61166080A JP27635384A JP27635384A JPS61166080A JP S61166080 A JPS61166080 A JP S61166080A JP 27635384 A JP27635384 A JP 27635384A JP 27635384 A JP27635384 A JP 27635384A JP S61166080 A JPS61166080 A JP S61166080A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体特にガリウム砒素半導体を使用し
、量産工程に適すると共に特性と信頼性を向上した電界
効果トランジスタとその製造方法に関する。
、量産工程に適すると共に特性と信頼性を向上した電界
効果トランジスタとその製造方法に関する。
マイクロ波の周波数帯域で使用するトランジス夕として
キャリアの易動度の大きなガリウム砒素（以下ＧａＡｓ
）化合物半導体を使用し、ゲート電極がショットキ接合
をした電界効果トランジスタ（ＭＥＳ ＦＥＴ以下略し
てＰＵＴ）が使用されている。
キャリアの易動度の大きなガリウム砒素（以下ＧａＡｓ
）化合物半導体を使用し、ゲート電極がショットキ接合
をした電界効果トランジスタ（ＭＥＳ ＦＥＴ以下略し
てＰＵＴ）が使用されている。
かかるＦＥＴを更に高周波化或いは高速化するにはキャ
リアがチャネル領域を通過するに要する走行時間を短く
することが必要であり、またソース抵抗、ドレイン抵抗
などの寄生抵抗とショットキ接合容量のような寄生容量
を極力減少させることが必要である。
リアがチャネル領域を通過するに要する走行時間を短く
することが必要であり、またソース抵抗、ドレイン抵抗
などの寄生抵抗とショットキ接合容量のような寄生容量
を極力減少させることが必要である。
このような条件を実現するためにパターンの微細化を始
めとして各種の改良が行われている。
めとして各種の改良が行われている。
第３図は従来のマイクロ波用ＧａＡｓ ＦＥＴの断面構
造を示すもので、半絶縁性基板（以下略してＳ、Ｉ基板
）■の上に一導電型の半導体領域例えばｎ形の活性領域
２が作られており、ゲート形成部をリセス（ｒｅｃｅｓ
ｓ） して、この窪んだ領域にアルミニウム（ＡＩ）
などのパターン形成を行ってシヨ・ノトキ接合をなすゲ
ート電極３を作り、このゲート電極３を挟んで両側に金
・ゲルマニウム（Ａｕ ＝Ｇｅ）と金（Ａｕ）の二層構
成によりオーミック接合をなすソース電極４とドレイン
電極５を配置した構造がとられている。
造を示すもので、半絶縁性基板（以下略してＳ、Ｉ基板
）■の上に一導電型の半導体領域例えばｎ形の活性領域
２が作られており、ゲート形成部をリセス（ｒｅｃｅｓ
ｓ） して、この窪んだ領域にアルミニウム（ＡＩ）
などのパターン形成を行ってシヨ・ノトキ接合をなすゲ
ート電極３を作り、このゲート電極３を挟んで両側に金
・ゲルマニウム（Ａｕ ＝Ｇｅ）と金（Ａｕ）の二層構
成によりオーミック接合をなすソース電極４とドレイン
電極５を配置した構造がとられている。
ここでリセス構造をとる理由はソース抵抗Ｒｓとドレイ
ン抵抗Ｒｄを減少させるためである。
ン抵抗Ｒｄを減少させるためである。
然しなから、このような構造をとるＦＥＴには次のよう
な欠点がある。
な欠点がある。
■ゲート電極３はチャネル長を短くし、シヨ・ノトキ接
合容量を減らすために細く作る必要があるが、窪みの底
に形成するため微細加工が困難であり、そのために再現
性が悪く収率を低下させている。
合容量を減らすために細く作る必要があるが、窪みの底
に形成するため微細加工が困難であり、そのために再現
性が悪く収率を低下させている。
■チャネル長を短くすると必然的にゲートの膜厚も薄く
なり、従ってゲート抵抗Ｒｇが急激に増大する。
なり、従ってゲート抵抗Ｒｇが急激に増大する。
■ゲート電極の材料としてＡＩを用いているために耐熱
性に難点があり、またエレクトロマイグレーションの観
点からも信頼性が畜いとは言えない。
性に難点があり、またエレクトロマイグレーションの観
点からも信頼性が畜いとは言えない。
■電極の構成材料がゲート電極と他の電極とが異なって
いるため工程が複雑になっている以外にＡＩとＡｕ系の
金属が相互接続する場合にパープルプレーグを発生する
など信頼性の点から好ましくない。
いるため工程が複雑になっている以外にＡＩとＡｕ系の
金属が相互接続する場合にパープルプレーグを発生する
など信頼性の点から好ましくない。
以上のことから遮断周波数の向上と高利得化を実現しな
がらこのような問題点を解決したＦＥＴの開発が望まれ
ている。
がらこのような問題点を解決したＦＥＴの開発が望まれ
ている。
本発明は■〜■に記したような従来のＦＥＴがもつ問題
点を持たない新規なＦＥＴ構造を開発するにある。
点を持たない新規なＦＥＴ構造を開発するにある。
本発明が提供するＦＥＴは化合物半導体基板に形成した
チャネル部にゲート電極が設けられ、該ゲート電極を挟
んでソース電極及びドレイン電極がパターン形成されて
なる電界効果トランジスタにおいて、絶縁層で被覆した
化合物半導体基板に形成したチャネル領域を挟んで高不
純物濃度コンタクト領域が形成されており、前記絶縁層
に窓開けを行い、チャネルＭ域には高融点金属の硅化物
からなる接合層を経て金系の多層膜からなるゲート電極
に、またチャネル領域を挟んで存在する高不純物濃度コ
ンタクト領域には直接に金系の多層膜からなるソースお
よびドレイン電極を形成してなることを特徴とするＦｆ
？Ｔである。
チャネル部にゲート電極が設けられ、該ゲート電極を挟
んでソース電極及びドレイン電極がパターン形成されて
なる電界効果トランジスタにおいて、絶縁層で被覆した
化合物半導体基板に形成したチャネル領域を挟んで高不
純物濃度コンタクト領域が形成されており、前記絶縁層
に窓開けを行い、チャネルＭ域には高融点金属の硅化物
からなる接合層を経て金系の多層膜からなるゲート電極
に、またチャネル領域を挟んで存在する高不純物濃度コ
ンタクト領域には直接に金系の多層膜からなるソースお
よびドレイン電極を形成してなることを特徴とするＦｆ
？Ｔである。
本発明は半絶縁性基板（Ｓ、Ｉ基板）の表面に高融点金
属の硅化物をマスクとして高濃度のイオン注入と焼鈍（
アニール）を行ってソースコンタクト領域とドレインコ
ンタクト領域を形成し、それによってソース抵抗Ｒｓと
ドレイン抵抗Ｒｄの低減を行う。
属の硅化物をマスクとして高濃度のイオン注入と焼鈍（
アニール）を行ってソースコンタクト領域とドレインコ
ンタクト領域を形成し、それによってソース抵抗Ｒｓと
ドレイン抵抗Ｒｄの低減を行う。
また上記の高融点硅化物をサイドエツチングしてサブミ
クロン幅のゲート電極を作るが、この際ゲート電極はソ
ースコンタクト領域とドレインコンタクト領域に対し自
己整合的に形成する。
クロン幅のゲート電極を作るが、この際ゲート電極はソ
ースコンタクト領域とドレインコンタクト領域に対し自
己整合的に形成する。
またゲート電極は高融点硅化物の上に低抵抗金属層を丁
字形に形成することよりゲート抵抗Ｒｇを大幅に減少し
ている。
字形に形成することよりゲート抵抗Ｒｇを大幅に減少し
ている。
なおＴ形のゲート電極は両側から絶縁層で支えられてい
るので機械的に安定である。
るので機械的に安定である。
また本発明においてはゲート電極を従来のソース電極、
ドレイン電極と同じ金属材料で形成するため工程が単純
化している。
ドレイン電極と同じ金属材料で形成するため工程が単純
化している。
また本発明に係るＦＩＴにはリセス構造を用いていない
ので微細加工を精度よく行うことができ、量産性、制御
性、再現性などに優れている。
ので微細加工を精度よく行うことができ、量産性、制御
性、再現性などに優れている。
第１図は本発明に係るＦＥＴの断面構造を示すものであ
る。
る。
以下本発明に係るＦＥＴの製造方法を通じて構造と特徴
とを説明する。
とを説明する。
第２図（Ａ）〜（Ｌ）はＦＥＴの製造工程を示す断面図
である。
である。
まず第２図（Ａ）に示すようにクローム（Ｃｒ）を添加
したＳ、１基板６の上に化学気相成長法（ＣＶＤ法）或
いはスパッタリング法により厚さ約６０００人の第１の
Ｓｉ０２層７ （この実施例の場合は絶縁層として二酸
化硅素を使用する、従って以後絶縁層をＳｉ０２層と呼
ぶ）を形成したる後、写真食刻技術（ホトリソグラフィ
）により、ＦＩｌ’Ｔ形成領域を窓開けし、この第１の
Ｓｉ０２層７をマスクとしてシリコンイオン（Ｓｉ”）
のイオン注入を行い、ＩＩＪｉ （イオンインブランテ
ィジョン層）８を形成する。
したＳ、１基板６の上に化学気相成長法（ＣＶＤ法）或
いはスパッタリング法により厚さ約６０００人の第１の
Ｓｉ０２層７ （この実施例の場合は絶縁層として二酸
化硅素を使用する、従って以後絶縁層をＳｉ０２層と呼
ぶ）を形成したる後、写真食刻技術（ホトリソグラフィ
）により、ＦＩｌ’Ｔ形成領域を窓開けし、この第１の
Ｓｉ０２層７をマスクとしてシリコンイオン（Ｓｉ”）
のイオン注入を行い、ＩＩＪｉ （イオンインブランテ
ィジョン層）８を形成する。
この場合、注入条件は例えば１７５ ＫｅＶ、濃度２．
６Ｘ ＩＱ １２ａｎ−”である。
６Ｘ ＩＱ １２ａｎ−”である。
次に同図（Ｂ）に示すように第１のＳｉ０２層７を例え
ば弗酸（ＨＦ）を使う化学エツチングによって除去−し
た後、基板の表面に厚さ約１０００人の第２のＳｉ０２
層９を先と同様な方法により被覆し、これを窒素（Ｎ２
）ガス中において約８５０℃、１５分程度の熱処理を行
い、先にイオン注入が行われたＩＩ層８をｎ型の活性層
１０にする。
ば弗酸（ＨＦ）を使う化学エツチングによって除去−し
た後、基板の表面に厚さ約１０００人の第２のＳｉ０２
層９を先と同様な方法により被覆し、これを窒素（Ｎ２
）ガス中において約８５０℃、１５分程度の熱処理を行
い、先にイオン注入が行われたＩＩ層８をｎ型の活性層
１０にする。
次に同図（Ｃ）に示すように第２ （７Ｊ”ｉｉＯｚ層
９を除去した後、スパンタリグなどの方法により基板上
に高融点金属の硅化物であるＷ Ｓ ｉ層１）（この実
施例の場合は硅化物層として珪化タングステンを使用、
従って以後硅化物層をＷＳｉ層と呼ぶ）を厚さ約５００
０人に形成した後、更にこの上に第３のＳｉ０２層１２
を形成する。
９を除去した後、スパンタリグなどの方法により基板上
に高融点金属の硅化物であるＷ Ｓ ｉ層１）（この実
施例の場合は硅化物層として珪化タングステンを使用、
従って以後硅化物層をＷＳｉ層と呼ぶ）を厚さ約５００
０人に形成した後、更にこの上に第３のＳｉ０２層１２
を形成する。
次に同図（Ｄ）に示すようにゲート電極形成領域１３を
残し、第３のＳｉＯ□層１２とＷ Ｓ ｉ層１）とを選
択エツチングする。
残し、第３のＳｉＯ□層１２とＷ Ｓ ｉ層１）とを選
択エツチングする。
ここで第３のＳｉ０２層１２は化学的エツチングにより
、またＷ Ｓ ｉ層１）は四弗化炭素（ＣＦ ４）と酸
素（０２）との混合ガスを用いたドライエツチングによ
り写真食刻技術を用いて行われる。
、またＷ Ｓ ｉ層１）は四弗化炭素（ＣＦ ４）と酸
素（０２）との混合ガスを用いたドライエツチングによ
り写真食刻技術を用いて行われる。
次に同図（Ｅ）に示すように基板上に第４のＳｉ０２層
１４を約６０００人の厚さに被覆した後、活性層１０の
領域よりも若干広く第４のＳｉ０２層１４を窓開けする
。
１４を約６０００人の厚さに被覆した後、活性層１０の
領域よりも若干広く第４のＳｉ０２層１４を窓開けする
。
この場合、Ｓ、１基板６の一部も現れる。
次ぎに同図（Ｆ）に示すようにゲート電極形成領域１３
と第４のＳｉ０２層１４をマスクとしてＳｉ＋のイオン
注入を行う。
と第４のＳｉ０２層１４をマスクとしてＳｉ＋のイオン
注入を行う。
ここでイオン注入の条件は例えば１７５ＫｅＶ、 ｆｆ
ｉ度１．７ Ｘｌ０１３（２）−２である。
ｉ度１．７ Ｘｌ０１３（２）−２である。
次に同図（Ｇ）に示すように基板上の全面に互って第５
のＳｉ０２層１５を被覆し、Ｎ２ガス中で先と同様に約
８００℃、１５分の加熱処理を行い、イオン注入領域を
ｎ＋の高不純物濃度コンタクト領域１６とする。
のＳｉ０２層１５を被覆し、Ｎ２ガス中で先と同様に約
８００℃、１５分の加熱処理を行い、イオン注入領域を
ｎ＋の高不純物濃度コンタクト領域１６とする。
次に同図（Ｈ）に示すように第５のＳｉ０２層１５を除
去した後、ゲート形成領域１３にある第３のＳｉ０２層
１２をマスクとしてドライエツチングを行いＷＳｉ層１
）のサイドエツチングを両側から行い、ＷＳｉ層１）の
幅を最初の１μｍから０．３μｍ程度にまで狭める。
去した後、ゲート形成領域１３にある第３のＳｉ０２層
１２をマスクとしてドライエツチングを行いＷＳｉ層１
）のサイドエツチングを両側から行い、ＷＳｉ層１）の
幅を最初の１μｍから０．３μｍ程度にまで狭める。
ここでドライエツチングはＣＦ、と０２の混合ガスを用
い、プラズマエツチングにより行われる。
い、プラズマエツチングにより行われる。
次にＷＳｉ層ｌｌの上にキャップ状をして薄く残ってい
る第３のＳｉＯ２層１２を除去した後、同図（■）に示
すように基板の全面に互って第６のＳｉＱ ２層１７を
形成する。
る第３のＳｉＯ２層１２を除去した後、同図（■）に示
すように基板の全面に互って第６のＳｉＱ ２層１７を
形成する。
次いでＣＦ４と０２の混合ガスを用いてドライエツチン
グを行うとゲート電極形成領域１３において第６のＳｉ
０２層１７の下に一部露出しているｗＳｉ層１）はサイ
ドエツチングされて同図（Ｊ）に示すように活性層１０
と接する僅かなＷＳｉ層１）が露出するが、この０．３
μｍ幅のＷ Ｓ ４層１）はソースおよびドレイン領
域となる高不純物濃度コンタクトｉＩ域１６から等距離
で、然もＷ Ｓ ４層１）のサイドエッチ量で決まる微
少間隔をもって自己整合的に形成されている。
グを行うとゲート電極形成領域１３において第６のＳｉ
０２層１７の下に一部露出しているｗＳｉ層１）はサイ
ドエツチングされて同図（Ｊ）に示すように活性層１０
と接する僅かなＷＳｉ層１）が露出するが、この０．３
μｍ幅のＷ Ｓ ４層１）はソースおよびドレイン領
域となる高不純物濃度コンタクトｉＩ域１６から等距離
で、然もＷ Ｓ ４層１）のサイドエッチ量で決まる微
少間隔をもって自己整合的に形成されている。
このＷ Ｓ ｉ層ＩＩは下のｎ型の活性領域１０とショ
ットキ接合を形成し、ゲートとして動作する。
ットキ接合を形成し、ゲートとして動作する。
次に同図（Ｋ）に示すようにソースおよびドレイン電極
の形成位置にある第６のＳｉ０２層１７を窓開けしてコ
ンタクト窓１８を作り１．次いで同図（Ｌ）に示すよう
に従来と同様に金ゲルマニウム−金（Ａｕ−Ｇｅ−Ａｕ
）の多層膜からなるソース電極１９゜ドレイン電極２０
およびゲート電極２１がパターン形成される。
の形成位置にある第６のＳｉ０２層１７を窓開けしてコ
ンタクト窓１８を作り１．次いで同図（Ｌ）に示すよう
に従来と同様に金ゲルマニウム−金（Ａｕ−Ｇｅ−Ａｕ
）の多層膜からなるソース電極１９゜ドレイン電極２０
およびゲート電極２１がパターン形成される。
第１図はこのようにして形成したＦＥＴを示すものであ
る。
る。
本発明に係るＦＥＴはｎ型領域と接するゲート電極のゲ
ート長を極めて狭く形成することができ、然もゲート抵
抗を充分に低い値に作ることができる。
ート長を極めて狭く形成することができ、然もゲート抵
抗を充分に低い値に作ることができる。
またゲートとソースおよびドレイン電極が形成される高
不純物濃度コンタクト領域とは微少距離で且つ自己整合
的に作られるので、ソース抵抗Ｒｓとドレイン抵抗Ｒｄ
を低減することができる。
不純物濃度コンタクト領域とは微少距離で且つ自己整合
的に作られるので、ソース抵抗Ｒｓとドレイン抵抗Ｒｄ
を低減することができる。
以上のことから本発明に係るＦＥＴは高速動作が可能で
あり、遮断周波数の向上が可能となる。
あり、遮断周波数の向上が可能となる。
なお高融点金属硅化物としては実施例に記したＷ Ｓ
ｉ以外に珪化タンタル１硅化モリブデン、硅化チタンの
ような硅化物が、また絶縁層の材料としては実施例に記
したＳｉ０２以外に窒化硅素、酸化アルミニウム、窒化
アルミニウムのような絶縁物或いはこれを組合わせて使
用してもよい。
ｉ以外に珪化タンタル１硅化モリブデン、硅化チタンの
ような硅化物が、また絶縁層の材料としては実施例に記
したＳｉ０２以外に窒化硅素、酸化アルミニウム、窒化
アルミニウムのような絶縁物或いはこれを組合わせて使
用してもよい。
更に実施例においては単一のゲートをもつＦＥＴについ
て説明したが、複数個のゲートをもつＩ’ＥＴについて
も同様に適用できる。
て説明したが、複数個のゲートをもつＩ’ＥＴについて
も同様に適用できる。
第１図は本発明に係るＰＥＴの断面構成図、第２図（Ａ
）〜（Ｌ）は本発明に係るＦＥＴの製造工程を示す断面
図、 第３図は従来のＦＥＴの断面構成図、 である。 図において、 １．６は５．１基板、 ２，１ｏは活性領域、３．
２１はゲート電極、 ４，１９はソース電極、５．
２０はドレイン電極、 ７は第１のＳｉ０２層、９は
第２ｃ７）Ｓｉ０２層、 １）はＷＳｉ層、１２は第
３のＳｉＯ２層、 １３はゲート電極形成領域、１４は第４のＳｉ０２層、
１５は第５のＳｉ０２層、 １６は高不純物濃度コンタクト領域、 １７は第６のＳｉ０２層、 １８はコンタクト窓、で
ある。
）〜（Ｌ）は本発明に係るＦＥＴの製造工程を示す断面
図、 第３図は従来のＦＥＴの断面構成図、 である。 図において、 １．６は５．１基板、 ２，１ｏは活性領域、３．
２１はゲート電極、 ４，１９はソース電極、５．
２０はドレイン電極、 ７は第１のＳｉ０２層、９は
第２ｃ７）Ｓｉ０２層、 １）はＷＳｉ層、１２は第
３のＳｉＯ２層、 １３はゲート電極形成領域、１４は第４のＳｉ０２層、
１５は第５のＳｉ０２層、 １６は高不純物濃度コンタクト領域、 １７は第６のＳｉ０２層、 １８はコンタクト窓、で
ある。
Claims (2)
- （１）化合物半導体基板に形成したチャネル部にゲート
電極が設けられ、該ゲート電極を挟んでソース電極及び
ドレイン電極がパターン形成されてなる電界効果トラン
ジスタにおいて、絶縁層で被覆した化合物半導体基板に
形成したチャネル領域を挟んで高不純物濃度コンタクト
領域が形成されており、前記絶縁層に窓開けを行い、チ
ャネル領域には高融点金属の硅化物からなる接合層を経
て金系の多層膜からなるゲート電極に、またチャネル領
域を挟んで存在する高不純物濃度コンタクト領域には直
接に金系の多層膜からなるソースおよびドレイン電極を
形成してなることを特徴とする電界効果トランジスタ。 - （２）化合物半導体基板上のトランジスタ形成領域にイ
オン注入を行って一電導型の半導体領域を形成する工程
と、該半導体領域上に高融点金属硅化物と絶縁層の二層
からなる帯状パターンを形成する工程と、該帯状パター
ンを挟んで両側に高不純物濃度領域を形成する工程と、
前記高融点金属硅化物の帯状パターンをサイドエッチン
グしてパターン幅を狭める工程と、該サイドエッチング
した高融点金属硅化物のパターンを含め、半導体基板上
に絶縁層を被覆する工程と、前記サイドエッチングした
高融点金属硅化物の上表面を露出する工程と前記半導体
基板に形成した高不純物濃度コンタクト領域の上にある
絶縁層を窓開けする工程と、ゲート電極およびソース、
ドレイン電極パターンを形成する工程を有することを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27635384A JPS61166080A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27635384A JPS61166080A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166080A true JPS61166080A (ja) | 1986-07-26 |
Family
ID=17568248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27635384A Pending JPS61166080A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929567A (en) * | 1988-12-01 | 1990-05-29 | Electronics And Telecommunications Research Institute | Method of manufacturing a self-aligned GaAs MESFET with T type tungsten gate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197870A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Schottky barrier gate type field-effect transistor and manufacture thereof |
| JPS58103175A (ja) * | 1981-12-15 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS59161875A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | ３−ｖ化合物半導体装置 |
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS59181676A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-12-28 JP JP27635384A patent/JPS61166080A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197870A (en) * | 1981-05-29 | 1982-12-04 | Nec Corp | Schottky barrier gate type field-effect transistor and manufacture thereof |
| JPS58103175A (ja) * | 1981-12-15 | 1983-06-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
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