JPS61224464A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS61224464A JPS61224464A JP6591785A JP6591785A JPS61224464A JP S61224464 A JPS61224464 A JP S61224464A JP 6591785 A JP6591785 A JP 6591785A JP 6591785 A JP6591785 A JP 6591785A JP S61224464 A JPS61224464 A JP S61224464A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- gate electrode
- source
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 239000003870 refractory metal Substances 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000010931 gold Substances 0.000 description 8
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 2
- 238000005275 alloying Methods 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電界効果トランジスタの製造方法にかかり、特
にソース領域とドレイン領域をゲート電極に対して自己
整合的に、しかもソース領域・ゲート電極間距離とドレ
イン領域・ゲート電極間距離を独立に規定し得る製造方
法である。
にソース領域とドレイン領域をゲート電極に対して自己
整合的に、しかもソース領域・ゲート電極間距離とドレ
イン領域・ゲート電極間距離を独立に規定し得る製造方
法である。
マイクロ波を増幅する低雑音電界効果トランジスタ（低
雑音ＦＥＴと略称）は、雑音指数の低減が最も重要な課
題の一つであるが、砒化ガリウム（ＧａＡｇ）低雑音Ｆ
ＥＴの形成においては、雑音指数低減のためにはソース
抵抗の低減が有効である。
雑音ＦＥＴと略称）は、雑音指数の低減が最も重要な課
題の一つであるが、砒化ガリウム（ＧａＡｇ）低雑音Ｆ
ＥＴの形成においては、雑音指数低減のためにはソース
抵抗の低減が有効である。
ソース抵抗の低減のために従来の低雑音ＦＥＴでは、ソ
ース電極直下のソース領域を一導電型高濃度層に形成し
、このソース領域とゲート電極との距離を極力近づける
方法が採用されてい・る。
ース電極直下のソース領域を一導電型高濃度層に形成し
、このソース領域とゲート電極との距離を極力近づける
方法が採用されてい・る。
次に第９図に従来の素子の一例を断面図で示す。
図例はまず、半絶縁性ＧａＡｓ基板１００上に一導電型
半導体領域領層）１０１および一導電型高電子濃度層（
ｎ４層）１０２をイオン注入により形成したのち、ｎ＋
層１０２上にこれとオーム性接触するソ−スミ極１０３
ｓおよびドレイン電極１０３ｄ、 ｎ Ｍ２Ｏ３上にシ
ョットキ接触するゲート電極１０３ ｇとを夫々配置し
て形成されている。
半導体領域領層）１０１および一導電型高電子濃度層（
ｎ４層）１０２をイオン注入により形成したのち、ｎ＋
層１０２上にこれとオーム性接触するソ−スミ極１０３
ｓおよびドレイン電極１０３ｄ、 ｎ Ｍ２Ｏ３上にシ
ョットキ接触するゲート電極１０３ ｇとを夫々配置し
て形成されている。
この素子の場合、ｎ＋層１０２のパターン形成と、ゲー
ト電極１０３ｇのパターン形成とは別々のマスク合わせ
工程で形成するために、ソース側のｎ層層とゲート電極
の間の距離を１μｍ以下に精度良く形成することは因業
である。このため、ソース抵抗がばらついて特性がばら
ついたり、ｎ層層とゲート電極が接触してソース電極、
ゲート電極間のショットキ逆方向耐圧の低下を引き起こ
す場合があった・ この問題を解決する方法として、ゲート電極断面形状を
Ｔ型に形成する方法がある。以下第１０図ないし第１２
図にその方法を示す。
ト電極１０３ｇのパターン形成とは別々のマスク合わせ
工程で形成するために、ソース側のｎ層層とゲート電極
の間の距離を１μｍ以下に精度良く形成することは因業
である。このため、ソース抵抗がばらついて特性がばら
ついたり、ｎ層層とゲート電極が接触してソース電極、
ゲート電極間のショットキ逆方向耐圧の低下を引き起こ
す場合があった・ この問題を解決する方法として、ゲート電極断面形状を
Ｔ型に形成する方法がある。以下第１０図ないし第１２
図にその方法を示す。
まず、８層１０１が形成されたＧａＡｓ基板１００上の
一部に、ガスエツチングに対するエツチング速度の異な
る二種類の高融点金属層１０４．１０５を積層させて形
成（第１０図）したのち、この積層金属層のエツチング
速度の相違を利用してガスエツチングにより断面がＴ型
のゲート電極１０３ ｇを形成する（第１１図）。つい
で、ゲート電極をマスクにしてＳｉ＋をイオン注入しア
ニールを施すことによってｎ＋層１０２．１０２を形成
する（第１２図）。
一部に、ガスエツチングに対するエツチング速度の異な
る二種類の高融点金属層１０４．１０５を積層させて形
成（第１０図）したのち、この積層金属層のエツチング
速度の相違を利用してガスエツチングにより断面がＴ型
のゲート電極１０３ ｇを形成する（第１１図）。つい
で、ゲート電極をマスクにしてＳｉ＋をイオン注入しア
ニールを施すことによってｎ＋層１０２．１０２を形成
する（第１２図）。
上記製造方法によってソース側ｎ＋層とゲート電極間の
距離を自己整合的に短く形成することができ、ソース抵
抗を低減させることができる。しかし、この製造方法の
欠点は、Ｔ型ゲート電極の形成がドレイン側およびソー
ス側に対して対称的に行なわれるために、ソース側ｎ＋
層とゲート電極間の距離、ドレイン側ｎ＋層とゲート電
極間の距離が等しくなり、ソース抵抗低減のためにソー
ス側ｎ１層とゲート電極間の距離を短くするとドレイン
側ｎ１層とゲート電極間の距離も等しく短くなってしま
い、ドレイン電極、ゲート電極間のショットキ逆方向耐
圧が低下してしまうことである。
距離を自己整合的に短く形成することができ、ソース抵
抗を低減させることができる。しかし、この製造方法の
欠点は、Ｔ型ゲート電極の形成がドレイン側およびソー
ス側に対して対称的に行なわれるために、ソース側ｎ＋
層とゲート電極間の距離、ドレイン側ｎ＋層とゲート電
極間の距離が等しくなり、ソース抵抗低減のためにソー
ス側ｎ１層とゲート電極間の距離を短くするとドレイン
側ｎ１層とゲート電極間の距離も等しく短くなってしま
い、ドレイン電極、ゲート電極間のショットキ逆方向耐
圧が低下してしまうことである。
本発明は上記の欠点を除去するもので、ｎ層層とゲート
電極を自己整合させて形成し特性の均一化を図り、ソー
ス領域・ゲート電極間距離を短縮してＦＥＴの低雑音化
を実現し、ドレイン領域・□ゲート電極間距離を拡げて
ドレイン電極・ゲート電極間のショットキ逆方向耐圧を
向上させうる電界効果トランジスタの製造方法を提□供
することを目的とする。
電極を自己整合させて形成し特性の均一化を図り、ソー
ス領域・ゲート電極間距離を短縮してＦＥＴの低雑音化
を実現し、ドレイン領域・□ゲート電極間距離を拡げて
ドレイン電極・ゲート電極間のショットキ逆方向耐圧を
向上させうる電界効果トランジスタの製造方法を提□供
することを目的とする。
本発明にかかる電界効果トランジスタ（ＦＥＴ）の製造
方法は、半絶縁性半導体基板上に一導電型半導体領域を
形成しためち該半導体領域上に形成したエツチング可能
な第一のマスク層のソース予□定領域とこれよりも狭い
ドレイン予定領域に開孔を設けこれらの開孔からイオン
注入を施して半導体基板に一導電型高濃度層を形成する
工程と、ソース予定領域・ドレイン予定領域間の前記第
一のマスク層部を除去する工程と、前記第一のマスク層
の残部をマスクにしてエツチング速度の大きい□高融点
金属層とこれに積層させてこれよりもエツチング速度の
小さい第二のマスク層を選択的に形成する工程と、前記
第二のマスク層によって前記高融点金属層に所望量のサ
イドエツチングを施しゲート電極を形成する工程を含む
ことを特徴とす□ る。
方法は、半絶縁性半導体基板上に一導電型半導体領域を
形成しためち該半導体領域上に形成したエツチング可能
な第一のマスク層のソース予□定領域とこれよりも狭い
ドレイン予定領域に開孔を設けこれらの開孔からイオン
注入を施して半導体基板に一導電型高濃度層を形成する
工程と、ソース予定領域・ドレイン予定領域間の前記第
一のマスク層部を除去する工程と、前記第一のマスク層
の残部をマスクにしてエツチング速度の大きい□高融点
金属層とこれに積層させてこれよりもエツチング速度の
小さい第二のマスク層を選択的に形成する工程と、前記
第二のマスク層によって前記高融点金属層に所望量のサ
イドエツチングを施しゲート電極を形成する工程を含む
ことを特徴とす□ る。
以下１本発明の一つの実施例をＧａＡｓ基板上にＦＥＴ
を形成する方法につき第１図ないし第８図によって説明
する。なお、図中で従来と変すらない部分には従来と同
じ符号を付けて示しかつ、説明を□省略する。′ 半′絶縁性ＧａＡｓ基板１００上にイオン注入によラー
導電型半導体領域（ｎ層）１０１を形成したのち、ＣＦ
、−０層混合ガスによるプラズマエツチング速度の大き
いモリブ全ン（Ｍｏ）層１を層厚１．５μｍに蒸着し、
これに積層させてこれよりエツチング速度の小さい二酸
化シリコ、ン（Ｓｉ０２）層２を層厚０．５μｍに気相
成長させる。次に、ホトレジスト層３を塗着しソース予
定領域幅が１μｍ、ドレイン予定領域め幅が−０，５μ
ｍとなるようにソース予定領域。
を形成する方法につき第１図ないし第８図によって説明
する。なお、図中で従来と変すらない部分には従来と同
じ符号を付けて示しかつ、説明を□省略する。′ 半′絶縁性ＧａＡｓ基板１００上にイオン注入によラー
導電型半導体領域（ｎ層）１０１を形成したのち、ＣＦ
、−０層混合ガスによるプラズマエツチング速度の大き
いモリブ全ン（Ｍｏ）層１を層厚１．５μｍに蒸着し、
これに積層させてこれよりエツチング速度の小さい二酸
化シリコ、ン（Ｓｉ０２）層２を層厚０．５μｍに気相
成長させる。次に、ホトレジスト層３を塗着しソース予
定領域幅が１μｍ、ドレイン予定領域め幅が−０，５μ
ｍとなるようにソース予定領域。
ドレイン予定領域の開孔を設ける。このとき、ソース予
定領域とドレイン予定領域間の間隔は３．５μ−とする
（第１図）。
定領域とドレイン予定領域間の間隔は３．５μ−とする
（第１図）。
次に、前記ホトレジスト層３をマスクにして反応性イオ
ンエツチング（ＲＩＥ）等によりエツチングを施しＳｉ
Ｏ２層２＊Ｍｏ層１を垂直にエツチングする（第２図）
。
ンエツチング（ＲＩＥ）等によりエツチングを施しＳｉ
Ｏ２層２＊Ｍｏ層１を垂直にエツチングする（第２図）
。
次に、ホトレジスト層３を除去し、−導電型高濃度層（
Ｎ”層）を形成するためのイオン注入を施す。形成され
たＮ＋層４ｇ、 ４ｄは上記マスクの開孔の太き・さに
より、ソース側４ｓが広く、ドレイン側４ｄが狭い。次
いでＣＦ、−０２混合ガスプラズマによりＭｏ層１を等
方性エツチングし、ソース予定領域・ドレイン予定領域
間のＮｏ層を除去する。このとき、 Ｍｏ層上のＳｉ０
２層も同時に除去される（第３図）、ここで、ＳｉＯ２
のエツチング速度はＭｏのエツチング速度に比べておよ
そ１／１００であるので、除去されずに残ったＳｉＯ２
層１２はほとんどエツチングされない。
Ｎ”層）を形成するためのイオン注入を施す。形成され
たＮ＋層４ｇ、 ４ｄは上記マスクの開孔の太き・さに
より、ソース側４ｓが広く、ドレイン側４ｄが狭い。次
いでＣＦ、−０２混合ガスプラズマによりＭｏ層１を等
方性エツチングし、ソース予定領域・ドレイン予定領域
間のＮｏ層を除去する。このとき、 Ｍｏ層上のＳｉ０
２層も同時に除去される（第３図）、ここで、ＳｉＯ２
のエツチング速度はＭｏのエツチング速度に比べておよ
そ１／１００であるので、除去されずに残ったＳｉＯ２
層１２はほとんどエツチングされない。
次に、エツチング速度の大きい高融点金属、例えばタン
グステン・ナイトライド（ＷＮ）層５を０．５μｍ、さ
らにこれに積層させてこれより エツチング速度の小さ
い金（Ａｕ）層６を０．５μｍ、例えばスパッタ法によ
り形成する（第４図）。
グステン・ナイトライド（ＷＮ）層５を０．５μｍ、さ
らにこれに積層させてこれより エツチング速度の小さ
い金（Ａｕ）層６を０．５μｍ、例えばスパッタ法によ
り形成する（第４図）。
次にＭｏ層１をＣＦ、−０２混合ガスを用いたケミカル
ドライエツチングによる等方性エツチングで除去する。
ドライエツチングによる等方性エツチングで除去する。
このとき、Ｍｏ層１の上層のＳｉ０２層１２、ＶＮ層５
．Ａｕ層６も同時に除去される。また、このＷＮ層５は
若干サイドエッチされるが、この幅が所望のゲート長よ
りも短くならない限り問題はない（第５図）。
．Ａｕ層６も同時に除去される。また、このＷＮ層５は
若干サイドエッチされるが、この幅が所望のゲート長よ
りも短くならない限り問題はない（第５図）。
次に、ＩＩＩＮ層５に対しＡｕ層６をマスクにしてＣＦ
、−０２混合ガスプラズマによってサイドエツチングを
施し幅を０．５μ−に形成する。これによってゲート電
極７ｇが形成される（第６図）。このとき。
、−０２混合ガスプラズマによってサイドエツチングを
施し幅を０．５μ−に形成する。これによってゲート電
極７ｇが形成される（第６図）。このとき。
ゲート電極７ｇはソース予定領域、ドレイン予定領域に
対して自己整合的に形成され、ソース予定領域４ｓとゲ
ート電極７ｇとの間隔が狭く、ドレイン予定領域４ｄと
ゲート電極７ｇとの間隔が広く形成される。
対して自己整合的に形成され、ソース予定領域４ｓとゲ
ート電極７ｇとの間隔が狭く、ドレイン予定領域４ｄと
ゲート電極７ｇとの間隔が広く形成される。
以上の工程の次にアニールを施せばｎ層、ｎ層層とも活
性化されるが、ｎ層層の幅が１μｙａ、 ０．５μｍと
短く、ｎ＋層上にオーミック接触をなす電極を形成する
ことは困難であるので、幅の広いｎ層層を形成するため
にホトレジスト層８を塗布したのち、幅２０μｍの拡張
されたソース領域、拡張されたドレイン領域およびその
間の領域の開孔を設け、ホトレジスト層およびゲート電
極７ｇにおけるＷＮ層上のＡｕ層６（第５図）をマスク
としてｎ＋層形成用のイオンを注入し、ホトレジスト層
を除去したのちアニールを施し、ソース領域１４ｓ、ド
レイン領域１４ｄを形成する（第７図）。
性化されるが、ｎ層層の幅が１μｙａ、 ０．５μｍと
短く、ｎ＋層上にオーミック接触をなす電極を形成する
ことは困難であるので、幅の広いｎ層層を形成するため
にホトレジスト層８を塗布したのち、幅２０μｍの拡張
されたソース領域、拡張されたドレイン領域およびその
間の領域の開孔を設け、ホトレジスト層およびゲート電
極７ｇにおけるＷＮ層上のＡｕ層６（第５図）をマスク
としてｎ＋層形成用のイオンを注入し、ホトレジスト層
を除去したのちアニールを施し、ソース領域１４ｓ、ド
レイン領域１４ｄを形成する（第７図）。
次に、オーミック電極形成用金属層をｎ＋層上に選択的
に形成し、合金化処理を施してソース電極７ｓ、ドレイ
ン電極７ｄを設けＦＥＴが形成される（第８図）。
に形成し、合金化処理を施してソース電極７ｓ、ドレイ
ン電極７ｄを設けＦＥＴが形成される（第８図）。
なお、ゲート材料として一例のＷＮを挙げたが。
ＷＳｉ、 ＴｉＶを用いることもできる。また、Ａｕ層
、 ＷＮ層を積層させて形成した上記第４図によって説
明したところを、この形成後にアニールを施し、しかる
後にＡｕ層をマスクとしてＩＩＩＮ層にサイドエツチン
グを施してゲート電極を形成させてもよい。
、 ＷＮ層を積層させて形成した上記第４図によって説
明したところを、この形成後にアニールを施し、しかる
後にＡｕ層をマスクとしてＩＩＩＮ層にサイドエツチン
グを施してゲート電極を形成させてもよい。
以上述べたように本発明によれば、ｎ１層とゲート電極
は両者間の距離のばらつきなく自己整合的に形成され、
ゲート電極・ソース側ｎ４層間の距離を短く形成するこ
とによってソース抵抗値を低減し、ゲート電極・ドレイ
ン側ｎ＋層間の距離を長く形成することによってゲート
電極・ドレイン電極間のショットキ逆方向耐圧を向上さ
せることができるなどの顕著な利点を備える。
は両者間の距離のばらつきなく自己整合的に形成され、
ゲート電極・ソース側ｎ４層間の距離を短く形成するこ
とによってソース抵抗値を低減し、ゲート電極・ドレイ
ン側ｎ＋層間の距離を長く形成することによってゲート
電極・ドレイン電極間のショットキ逆方向耐圧を向上さ
せることができるなどの顕著な利点を備える。
第１図ないし第８図は本発明にかかる一実施例のＦＥＴ
の製造方法を工程順に示すいずれも断面図、第９図は従
来のＦＥＴの断面図、第１０図ないし第１２図は従来の
ＦＥＴの製造方法を工程順に示すいずれも断面図である
。 １−−−−− Ｍｏ層 ２、１２−−−−− Ｓｉ０２層 ３、８−−−−− ホトレジスト層 ４ｓ−−−−−ソース側Ｎ２層 ４ｄ−−一−−ドレイン側Ｎ１層 ５−−−−− ＶＮ層またはＶＳｉ層、 Ｔｉ
ｌｔ層６−−−−− Ａｕ層 ７ｇ−−−−−ソース電極 ７ｄ−−−−−ドレイン電極 ７ｇ−−−−−ゲート電極 １００−−−−一 半絶縁性ＧａＡｓ基板１０１−
−−−− Ｎ層
の製造方法を工程順に示すいずれも断面図、第９図は従
来のＦＥＴの断面図、第１０図ないし第１２図は従来の
ＦＥＴの製造方法を工程順に示すいずれも断面図である
。 １−−−−− Ｍｏ層 ２、１２−−−−− Ｓｉ０２層 ３、８−−−−− ホトレジスト層 ４ｓ−−−−−ソース側Ｎ２層 ４ｄ−−一−−ドレイン側Ｎ１層 ５−−−−− ＶＮ層またはＶＳｉ層、 Ｔｉ
ｌｔ層６−−−−− Ａｕ層 ７ｇ−−−−−ソース電極 ７ｄ−−−−−ドレイン電極 ７ｇ−−−−−ゲート電極 １００−−−−一 半絶縁性ＧａＡｓ基板１０１−
−−−− Ｎ層
Claims (1)
- 半絶縁性半導体基板上に一導電型半導体領域を形成し
たのち該半導体領域上に形成したエッチング可能な第一
のマスク層のソース予定領域とこれよりも狭いドレイン
予定領域に開孔を設けこれらの開孔からイオン注入を施
して半導体基板に一導電型高濃度層を形成する工程と、
ソース予定領域ドレイン予定領域間の前記第一のマスク
層部を除去する工程と、前記第一のマスク層の残部をマ
スクにしてエッチング速度の大きい高融点金属層とこれ
に積層させてこれよりもエッチング速度の小さい第二の
マスク層を選択的に形成する工程と、前記第二のマスク
層によって前記高融点金属層に所望量のサイドエッチン
グを施しゲート電極を形成する工程を含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6591785A JPS61224464A (ja) | 1985-03-29 | 1985-03-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6591785A JPS61224464A (ja) | 1985-03-29 | 1985-03-29 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224464A true JPS61224464A (ja) | 1986-10-06 |
Family
ID=13300801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6591785A Pending JPS61224464A (ja) | 1985-03-29 | 1985-03-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224464A (ja) |
-
1985
- 1985-03-29 JP JP6591785A patent/JPS61224464A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2596962B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPH05109761A (ja) | 半導体装置及びその製造方法 | |
| JPH06333948A (ja) | 薄膜トランジスタおよびその製法 | |
| JP3087674B2 (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JP3380344B2 (ja) | 半導体装置及びその製造方法 | |
| JPH022142A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0817184B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH05326563A (ja) | 半導体装置 | |
| JPS61224464A (ja) | 電界効果トランジスタの製造方法 | |
| JP3214453B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6155967A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62260370A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6258154B2 (ja) | ||
| JP3101455B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JPH05211172A (ja) | 半導体装置の製造方法 | |
| JPS6292478A (ja) | 半導体装置の製造方法 | |
| JPH02181440A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04196135A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH04336432A (ja) | 電界効果トランジスタ | |
| JPH10189618A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH07335668A (ja) | 電界効果トランジスタの製造方法 | |
| JPS62243372A (ja) | 半導体装置の製造方法 | |
| JPH02271540A (ja) | 電界効果トランジスタの製造方法 |