JP3214453B2 - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタおよびその製造方法に関し、特に、高出力化及び高
信頼性を得ることができる電界効果トランジスタおよび
その製造方法に関する。
スタおよびその製造方法に関し、特に、高出力化及び高
信頼性を得ることができる電界効果トランジスタおよび
その製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（Ｆｉｅｌｄ Ｅ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において高出力化
及び高信頼性を得るためには、電界効果トランジスタの
高耐圧化が不可欠である。
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において高出力化
及び高信頼性を得るためには、電界効果トランジスタの
高耐圧化が不可欠である。
【０００３】このような高耐圧化を目的としたものとし
て、例えば、特開平１−６１０６８号公報に開示された
電界効果トランジスタ、或いは特開平１−１８７９７
８号公報に開示された電界効果トランジスタが知られ
ている。
て、例えば、特開平１−６１０６８号公報に開示された
電界効果トランジスタ、或いは特開平１−１８７９７
８号公報に開示された電界効果トランジスタが知られ
ている。
【０００４】図９は、従来の半導体装置の構造を示し、
（ａ）は電界効果トランジスタの断面図、（ｂ）は
電界効果トランジスタの断面図である。図９（ａ）に示
すように、電界効果トランジスタ１は、基板１ａの上
に、下からバッファ層１ｂ、チャネル層１ｃ及びバリア
層１ｄが積み重ねられた層構造を有し、表面に、ゲート
電極２と、ゲート電極２を挟んだ両側にソース電極３と
ドレイン電極４とを設けている。また、バリア層１ｄ内
のゲート−ドレイン電極間には、凹部５が設けられてい
る。
（ａ）は電界効果トランジスタの断面図、（ｂ）は
電界効果トランジスタの断面図である。図９（ａ）に示
すように、電界効果トランジスタ１は、基板１ａの上
に、下からバッファ層１ｂ、チャネル層１ｃ及びバリア
層１ｄが積み重ねられた層構造を有し、表面に、ゲート
電極２と、ゲート電極２を挟んだ両側にソース電極３と
ドレイン電極４とを設けている。また、バリア層１ｄ内
のゲート−ドレイン電極間には、凹部５が設けられてい
る。
【０００５】このように、活性層上層に高抵抗層のバリ
ア層１ｄを設け、更に、バリア層１ｄ内に凹部５を設け
てその下に空乏層を広げることにより、ゲート電極２下
のドレイン電流を減少させることなくゲート電極２端で
の電界集中を緩和し、電界効果トランジスタ１の耐圧を
向上させている。
ア層１ｄを設け、更に、バリア層１ｄ内に凹部５を設け
てその下に空乏層を広げることにより、ゲート電極２下
のドレイン電流を減少させることなくゲート電極２端で
の電界集中を緩和し、電界効果トランジスタ１の耐圧を
向上させている。
【０００６】また、図９（ｂ）に示すように、電界効果
トランジスタ６は、基板１ａの上に、下からバッファ層
１ｂ及びチャネル層１ｃが積み重ねられた層構造を有
し、表面には、ゲート電極２と、ゲート電極２を挟んだ
両側にソース電極３とドレイン電極４とを設けている。
また、チャネル層１ｃ内上層のゲート−ドレイン電極間
には、浅い凹部７が設けられている。
トランジスタ６は、基板１ａの上に、下からバッファ層
１ｂ及びチャネル層１ｃが積み重ねられた層構造を有
し、表面には、ゲート電極２と、ゲート電極２を挟んだ
両側にソース電極３とドレイン電極４とを設けている。
また、チャネル層１ｃ内上層のゲート−ドレイン電極間
には、浅い凹部７が設けられている。
【０００７】このように、チャネル層１ｃ内上層に浅い
凹部７を設けることにより、表面リーク電流を低下させ
て、電界効果トランジスタ６の耐圧を向上させている。
凹部７を設けることにより、表面リーク電流を低下させ
て、電界効果トランジスタ６の耐圧を向上させている。
【０００８】
【発明が解決しようとする課題】しかしながら、電界効
果トランジスタ１においては、電極直下に高抵抗層１ｄ
を挿入することにより、ソース電極３及びドレイン電極
４のオーミック抵抗を増加させてしまうため、出力の低
下や効率の劣化をもたらす。
果トランジスタ１においては、電極直下に高抵抗層１ｄ
を挿入することにより、ソース電極３及びドレイン電極
４のオーミック抵抗を増加させてしまうため、出力の低
下や効率の劣化をもたらす。
【０００９】また、上述した電界効果トランジスタ１の
凹部５及び電界効果トランジスタ６の凹部７は、ウエッ
トエッチングにより形成されるが、このウエットエッチ
ングは、エッチャントの温度や混合比等がエッチングレ
ートに大きく影響し、ウエハ面内での均一性も得難かっ
た。
凹部５及び電界効果トランジスタ６の凹部７は、ウエッ
トエッチングにより形成されるが、このウエットエッチ
ングは、エッチャントの温度や混合比等がエッチングレ
ートに大きく影響し、ウエハ面内での均一性も得難かっ
た。
【００１０】その結果、電界効果トランジスタ１，６の
耐圧にばらつきが生じるのが避けられず、また、凹部
５，７による段差で電界の集中が起こってしまうため、
信頼性にも乏しかった。
耐圧にばらつきが生じるのが避けられず、また、凹部
５，７による段差で電界の集中が起こってしまうため、
信頼性にも乏しかった。
【００１１】本発明の目的は、ばらつくことなく高い信
頼性を確保して高出力電流を保ちつつ、ゲート−ドレイ
ン耐圧を向上させることができる電界効果トランジスタ
およびその製造方法を提供することである。
頼性を確保して高出力電流を保ちつつ、ゲート−ドレイ
ン耐圧を向上させることができる電界効果トランジスタ
およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る電界効果トランジスタは、ゲート−ド
レイン電極間のチャネル層表面の所定領域に部分的に酸
化して表面酸化層を設けることにより、前記ゲート−ド
レイン電極間の前記チャネル層表面下の空乏層のみを広
げて、前記ゲート−ドレイン電極間に、ゲート−ソース
電極間に比べ拡大された空乏層を有することを特徴とし
ている。
め、本発明に係る電界効果トランジスタは、ゲート−ド
レイン電極間のチャネル層表面の所定領域に部分的に酸
化して表面酸化層を設けることにより、前記ゲート−ド
レイン電極間の前記チャネル層表面下の空乏層のみを広
げて、前記ゲート−ドレイン電極間に、ゲート−ソース
電極間に比べ拡大された空乏層を有することを特徴とし
ている。
【００１３】上記構成を有することにより、ソース電
極、ドレイン電極及びゲート電極を形成したチャネル層
のゲート−ドレイン電極間には、ゲート−ドレイン電極
間の素子表面を部分的に酸化して表面酸化層が設けら
れ、ゲート−ドレイン電極間の下の空乏層のみが広がっ
て、ゲート−ソース電極間に比べ拡大された空乏層を有
することになる。これにより、ばらつくことなく高い信
頼性を確保して高出力電流を保ちつつ、ゲート−ドレイ
ン耐圧を向上させることができる。
極、ドレイン電極及びゲート電極を形成したチャネル層
のゲート−ドレイン電極間には、ゲート−ドレイン電極
間の素子表面を部分的に酸化して表面酸化層が設けら
れ、ゲート−ドレイン電極間の下の空乏層のみが広がっ
て、ゲート−ソース電極間に比べ拡大された空乏層を有
することになる。これにより、ばらつくことなく高い信
頼性を確保して高出力電流を保ちつつ、ゲート−ドレイ
ン耐圧を向上させることができる。
【００１４】また、本発明に係る電界効果トランジスタ
の製造方法により、上記電界効果トランジスタを製造す
ることができる。
の製造方法により、上記電界効果トランジスタを製造す
ることができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は、本発明の第１の実施の形態に係る
電界効果トランジスタの構造を示す断面図である。図１
に示すように、電界効果トランジスタ１０は、半絶縁体
であるヒ化ガリウム（ＧａＡｓ）基板１１上に、下から
バッファ層１２、チャネル層１３が積み重ねられた層構
造を有している。
電界効果トランジスタの構造を示す断面図である。図１
に示すように、電界効果トランジスタ１０は、半絶縁体
であるヒ化ガリウム（ＧａＡｓ）基板１１上に、下から
バッファ層１２、チャネル層１３が積み重ねられた層構
造を有している。
【００１７】チャネル層１３の上には、オーミックコン
タクト接合するソース電極１４及びドレイン電極１５が
形成され、両電極１４，１５の間に、チャネル層１３を
流れるドレイン電流（Ｉｄｓ）をコントロールするゲー
ト電極１６が形成される。
タクト接合するソース電極１４及びドレイン電極１５が
形成され、両電極１４，１５の間に、チャネル層１３を
流れるドレイン電流（Ｉｄｓ）をコントロールするゲー
ト電極１６が形成される。
【００１８】これらの電極１４，１５やチャネル層１３
を形成した後、通常は、電極１４，１５やチャネル層１
３をむき出しにしないで、その上に、酸化膜や窒化膜か
らなる絶縁膜を保護膜として成長させる。その絶縁膜の
成長時、以下のような手法が用いられる。
を形成した後、通常は、電極１４，１５やチャネル層１
３をむき出しにしないで、その上に、酸化膜や窒化膜か
らなる絶縁膜を保護膜として成長させる。その絶縁膜の
成長時、以下のような手法が用いられる。
【００１９】図２は、図１の電界効果トランジスタの製
造工程の一部を示す工程説明図である。図２に示すよう
に、蒸着法等によりゲート電極１６を形成した後、ソー
ス電極１４、ドレイン電極１５及びゲート電極１６が形
成されたチャネル層１３の表面全域に絶縁膜１７を堆積
する。その後、ゲート−ドレイン電極間のみを開口する
ＰＲ（フォトレジスト）マスク１８を形成し（（ａ）参
照）、この部分の絶縁膜１７を開口する。
造工程の一部を示す工程説明図である。図２に示すよう
に、蒸着法等によりゲート電極１６を形成した後、ソー
ス電極１４、ドレイン電極１５及びゲート電極１６が形
成されたチャネル層１３の表面全域に絶縁膜１７を堆積
する。その後、ゲート−ドレイン電極間のみを開口する
ＰＲ（フォトレジスト）マスク１８を形成し（（ａ）参
照）、この部分の絶縁膜１７を開口する。
【００２０】ＰＲマスク１８を剥離した後、例えば減圧
ＣＶＤ等で酸素を流す酸素フロー１９を行い、ゲート−
ドレイン電極間の絶縁膜１７開口部分のみを強制的に酸
化させて、開口部分に露出するチャネル層１３表面に、
酸化層２０を設ける（（ｂ）参照）。酸化層２０を設け
た後、チャネル層１３の表面側全域に、表面保護絶縁膜
２１を成長させる（図１参照）。
ＣＶＤ等で酸素を流す酸素フロー１９を行い、ゲート−
ドレイン電極間の絶縁膜１７開口部分のみを強制的に酸
化させて、開口部分に露出するチャネル層１３表面に、
酸化層２０を設ける（（ｂ）参照）。酸化層２０を設け
た後、チャネル層１３の表面側全域に、表面保護絶縁膜
２１を成長させる（図１参照）。
【００２１】即ち、チャネル層１３の上に、ソース電極
１４、ドレイン電極１５及びゲート電極１６を形成した
後、保護膜である表面保護絶縁膜２１の成長時に、ゲー
ト−ドレイン電極間の下の空乏層のみを広げる空乏層拡
大処理が行われることになる。
１４、ドレイン電極１５及びゲート電極１６を形成した
後、保護膜である表面保護絶縁膜２１の成長時に、ゲー
ト−ドレイン電極間の下の空乏層のみを広げる空乏層拡
大処理が行われることになる。
【００２２】次に、この電界効果トランジスタ１０の動
作を説明する。ゲート−ドレイン電極間では、チャネル
層１３の表面が酸化されていることから、この部分の下
には空乏層が増大し、実効的なキャリア濃度、即ち不純
物濃度が低下して、ゲート−ドレイン電極間での電界集
中が緩和される。
作を説明する。ゲート−ドレイン電極間では、チャネル
層１３の表面が酸化されていることから、この部分の下
には空乏層が増大し、実効的なキャリア濃度、即ち不純
物濃度が低下して、ゲート−ドレイン電極間での電界集
中が緩和される。
【００２３】この結果、ゲート−ドレイン耐圧が向上す
る。しかも、空乏層幅の制御は、表面の酸化層２０の厚
みをコントロールすることにより制御可能となる。一
方、ゲート−ドレイン電極間のチャネル層１３の表面を
酸化しても、ゲート電極１６の直下やソース電極１４及
びドレイン電極１５の下には何ら影響を及ぼさない。
る。しかも、空乏層幅の制御は、表面の酸化層２０の厚
みをコントロールすることにより制御可能となる。一
方、ゲート−ドレイン電極間のチャネル層１３の表面を
酸化しても、ゲート電極１６の直下やソース電極１４及
びドレイン電極１５の下には何ら影響を及ぼさない。
【００２４】よって、ゲート電極１６直下ではキャリア
濃度や不純物濃度は変わらず、ソース電極１４やドレイ
ン電極１５でのオーミック抵抗にも変化を与えないた
め、高いドレイン電流（Ｉｄｓ）値の保持が可能とな
り、出力電力が大幅に向上する。
濃度や不純物濃度は変わらず、ソース電極１４やドレイ
ン電極１５でのオーミック抵抗にも変化を与えないた
め、高いドレイン電流（Ｉｄｓ）値の保持が可能とな
り、出力電力が大幅に向上する。
【００２５】このように、ゲート−ドレイン電極間のＧ
ａＡｓ表面を露出させた状態で、酸素フロー１９を行う
ことにより、表面酸化が行われる。この表面酸化の際、
表面からの酸化がある程度進むとそれ以上の酸化は起こ
らないので、表面酸化膜の制御が可能である。例えば、
減圧ＣＶＤ中で酸素を６．０±１．２Ｔｏｒｒで５００
秒流すと、ＧａＡｓ表面が約２ｎｍ程度ほぼ均一に酸化
される。
ａＡｓ表面を露出させた状態で、酸素フロー１９を行う
ことにより、表面酸化が行われる。この表面酸化の際、
表面からの酸化がある程度進むとそれ以上の酸化は起こ
らないので、表面酸化膜の制御が可能である。例えば、
減圧ＣＶＤ中で酸素を６．０±１．２Ｔｏｒｒで５００
秒流すと、ＧａＡｓ表面が約２ｎｍ程度ほぼ均一に酸化
される。
【００２６】これにより、ばらつくことなく高い信頼性
を確保して、高出力電流を保ちつつ、ゲート−ドレイン
耐圧を約３±０．２Ｖに制御して向上させることが可能
となる。
を確保して、高出力電流を保ちつつ、ゲート−ドレイン
耐圧を約３±０．２Ｖに制御して向上させることが可能
となる。
【００２７】図３は、本発明の第２の実施の形態に係る
電界効果トランジスタの構造を示す断面図であり、図４
は、図３の電界効果トランジスタの製造工程の一部を示
す工程説明図である。図３に示すように、電界効果トラ
ンジスタ３０は、ゲート−ドレイン電極間にのみドライ
エッチダメージ３１を挿入することにより、この部分の
空乏層のみを広げている。
電界効果トランジスタの構造を示す断面図であり、図４
は、図３の電界効果トランジスタの製造工程の一部を示
す工程説明図である。図３に示すように、電界効果トラ
ンジスタ３０は、ゲート−ドレイン電極間にのみドライ
エッチダメージ３１を挿入することにより、この部分の
空乏層のみを広げている。
【００２８】この電界効果トランジスタ３０は、第１の
実施の形態と同様に、ゲート電極１６、ソース電極１４
及びドレイン電極１５の各電極を作成後、チャネル層１
３の表面全域に絶縁膜１７を堆積する。その後、ＰＲマ
スク１８でゲート−ドレイン電極間のみを開口するパタ
ーンを形成し（図２（ａ）参照）、露出したゲート−ド
レイン電極間の絶縁膜１７を、イオンミリング等のドラ
イエッチングにより開口する。
実施の形態と同様に、ゲート電極１６、ソース電極１４
及びドレイン電極１５の各電極を作成後、チャネル層１
３の表面全域に絶縁膜１７を堆積する。その後、ＰＲマ
スク１８でゲート−ドレイン電極間のみを開口するパタ
ーンを形成し（図２（ａ）参照）、露出したゲート−ド
レイン電極間の絶縁膜１７を、イオンミリング等のドラ
イエッチングにより開口する。
【００２９】このとき、絶縁膜１７をドライエッチング
ガス３２で叩くようにしてオーバーエッチングを行い、
開口時のドライエッチングダメージ３１をゲート−ドレ
イン電極間にのみ挿入する（図４参照）。
ガス３２で叩くようにしてオーバーエッチングを行い、
開口時のドライエッチングダメージ３１をゲート−ドレ
イン電極間にのみ挿入する（図４参照）。
【００３０】レジストを剥離した後、更に、チャネル層
１３の表面側全域に、表面保護絶縁膜２１を堆積させる
（図３参照）。
１３の表面側全域に、表面保護絶縁膜２１を堆積させる
（図３参照）。
【００３１】このように、ゲート−ドレイン電極間にド
ライエッチングダメージ３１が挿入されたために、ゲー
ト−ドレイン電極間でのみ空乏層が広がった電界効果ト
ランジスタ３０となり、制御性を高めた上にゲート−ド
レイン耐圧を向上させることができる。この時のドライ
エッチングダメージ３１の挿入量は、エッチング時間と
エッチング条件のコントロールにより、より正確に行う
ことが可能となる。
ライエッチングダメージ３１が挿入されたために、ゲー
ト−ドレイン電極間でのみ空乏層が広がった電界効果ト
ランジスタ３０となり、制御性を高めた上にゲート−ド
レイン耐圧を向上させることができる。この時のドライ
エッチングダメージ３１の挿入量は、エッチング時間と
エッチング条件のコントロールにより、より正確に行う
ことが可能となる。
【００３２】図５は、本発明の第３の実施の形態に係る
電界効果トランジスタの構造を示す、図６のＡ−Ａ線に
沿う部分断面図であり、図６は、ゲートフィンガーが所
定方位に形成されている場合の電界効果トランジスタの
平面図である。図７は、ゲート電極付近に発生するピエ
ゾ電荷を模式的に表した説明図である。
電界効果トランジスタの構造を示す、図６のＡ−Ａ線に
沿う部分断面図であり、図６は、ゲートフィンガーが所
定方位に形成されている場合の電界効果トランジスタの
平面図である。図７は、ゲート電極付近に発生するピエ
ゾ電荷を模式的に表した説明図である。
【００３３】第３の実施の形態に係る電界効果トランジ
スタ３５は、絶縁膜１７からのストレスがゲート電極近
傍ピエゾ電荷を生じさせること（Ｐ．Ｍ．Ａｓｂｅｃ
ｋ，Ｃ．Ｌｅｅ， ａｎｄ Ｍ．Ｆ．Ｃｈａｎｇ，
“ＰｉｅｚｏｅｌｅｃｔｒｉｃＥｆｆｅｃｔ ｉｎ Ｇ
ａＡｓＦＥＴ’ｓ ａｎｄ Ｔｈｅｉｒ Ｒｏｌｅｉｎ
Ｏｒｉｅｎｔａｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ Ｄｅ
ｖｉｃｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ”， ＩＥ
ＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， ｖｏｌ．ＥＤ−３１， Ｎｏ．１０． Ｐ１３７
７−１３８０参照）を用いたものである。
スタ３５は、絶縁膜１７からのストレスがゲート電極近
傍ピエゾ電荷を生じさせること（Ｐ．Ｍ．Ａｓｂｅｃ
ｋ，Ｃ．Ｌｅｅ， ａｎｄ Ｍ．Ｆ．Ｃｈａｎｇ，
“ＰｉｅｚｏｅｌｅｃｔｒｉｃＥｆｆｅｃｔ ｉｎ Ｇ
ａＡｓＦＥＴ’ｓ ａｎｄ Ｔｈｅｉｒ Ｒｏｌｅｉｎ
Ｏｒｉｅｎｔａｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ Ｄｅ
ｖｉｃｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ”， ＩＥ
ＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， ｖｏｌ．ＥＤ−３１， Ｎｏ．１０． Ｐ１３７
７−１３８０参照）を用いたものである。
【００３４】このピエゾ電荷は結晶方位に依存するた
め、ゲートフィンガーのゲート幅方向が（０１１）の方
位に形成されている場合（図６参照）について説明す
る。
め、ゲートフィンガーのゲート幅方向が（０１１）の方
位に形成されている場合（図６参照）について説明す
る。
【００３５】図５に示すように、ゲート電極１６、ソー
ス電極１４及びドレイン電極１５を形成後、チャネル層
１３の表面側全域に、引っ張り応力を持つ第１の絶縁膜
（例えば、ＣＶＤＳｉＮ膜）３６を成長させる。その
後、レジスト膜でゲート−ドレイン電極間を開口するパ
ターンを形成し、ゲート−ドレイン電極間の第１の絶縁
膜３６をウエットエッチングを行って開口する。
ス電極１４及びドレイン電極１５を形成後、チャネル層
１３の表面側全域に、引っ張り応力を持つ第１の絶縁膜
（例えば、ＣＶＤＳｉＮ膜）３６を成長させる。その
後、レジスト膜でゲート−ドレイン電極間を開口するパ
ターンを形成し、ゲート−ドレイン電極間の第１の絶縁
膜３６をウエットエッチングを行って開口する。
【００３６】この後、レジスト膜を剥離して、第１の絶
縁膜３６が形成されたチャネル層１３の表面側全域に、
圧縮応力をもつ第２の絶縁膜（例えば、ＣＶＤＳｉＯ2
膜）３７を成長させる。
縁膜３６が形成されたチャネル層１３の表面側全域に、
圧縮応力をもつ第２の絶縁膜（例えば、ＣＶＤＳｉＯ2
膜）３７を成長させる。
【００３７】従って、ゲート−ドレイン電極間では、第
２の絶縁膜３７による圧縮応力が支配的となり、ゲート
−ソース電極間では、第１の絶縁膜３６による引っ張り
応力が支配的となるようにすることができる。これらの
ストレスにより、図７に示すように、ゲート電極１６付
近にはピエゾ電荷が発生する。
２の絶縁膜３７による圧縮応力が支配的となり、ゲート
−ソース電極間では、第１の絶縁膜３６による引っ張り
応力が支配的となるようにすることができる。これらの
ストレスにより、図７に示すように、ゲート電極１６付
近にはピエゾ電荷が発生する。
【００３８】この結果、引っ張り応力の支配的なゲート
電極１６のソース電極１４側端部（図７、ゲート電極１
６左側）には、負のピエゾ電荷が、圧縮応力の支配的な
ゲート電極１６のドレイン電極１５側端部（図７、ゲー
ト電極１６右側）には、正のピエゾ電荷がそれぞれ生
じ、この正のピエゾ電荷のためにゲート−ドレイン電極
間に空乏層が広がった状態となり、ゲート−ドレイン耐
圧を向上させることができる。
電極１６のソース電極１４側端部（図７、ゲート電極１
６左側）には、負のピエゾ電荷が、圧縮応力の支配的な
ゲート電極１６のドレイン電極１５側端部（図７、ゲー
ト電極１６右側）には、正のピエゾ電荷がそれぞれ生
じ、この正のピエゾ電荷のためにゲート−ドレイン電極
間に空乏層が広がった状態となり、ゲート−ドレイン耐
圧を向上させることができる。
【００３９】一方、ピエゾ電荷はゲート電極１６の直下
にも生じるが、ゲート電極１６のドレイン電極１５側の
端部には負の電荷が生じ、ゲート電極１６のソース電極
１４側の端部には正の電荷が生じるために、ゲート電極
１６直下のチャネル層１３では互いのピエゾ電荷が打ち
消し合い、閾値電圧（Ｖｔ）が浅くなることがなく、高
いドレイン電流（Ｉｄｓ）値を保持することができる。
にも生じるが、ゲート電極１６のドレイン電極１５側の
端部には負の電荷が生じ、ゲート電極１６のソース電極
１４側の端部には正の電荷が生じるために、ゲート電極
１６直下のチャネル層１３では互いのピエゾ電荷が打ち
消し合い、閾値電圧（Ｖｔ）が浅くなることがなく、高
いドレイン電流（Ｉｄｓ）値を保持することができる。
【００４０】このように、高いドレイン電流（Ｉｄｓ）
値と高耐圧が同時に実現できることから、出力電力が大
幅に向上する。この際、これらピエゾ電荷のコントロー
ルは、引っ張り応力を持つ第１の絶縁膜３６と圧縮応力
を持つ第２の絶縁膜３７の膜厚により制御可能となるた
め、より正確な空乏層の広がり、即ち、ゲート−ドレイ
ン耐圧のコントロールが可能となる。
値と高耐圧が同時に実現できることから、出力電力が大
幅に向上する。この際、これらピエゾ電荷のコントロー
ルは、引っ張り応力を持つ第１の絶縁膜３６と圧縮応力
を持つ第２の絶縁膜３７の膜厚により制御可能となるた
め、より正確な空乏層の広がり、即ち、ゲート−ドレイ
ン耐圧のコントロールが可能となる。
【００４１】図８は、本発明の第４の実施の形態に係る
電界効果トランジスタの構造を示す断面図である。この
第４の実施の形態に係る電界効果トランジスタ４０は、
上述した電界効果トランジスタ３５と同様に、絶縁膜１
７からのストレスがゲート電極近傍ピエゾ電荷を生じさ
せることを用いたものである。
電界効果トランジスタの構造を示す断面図である。この
第４の実施の形態に係る電界効果トランジスタ４０は、
上述した電界効果トランジスタ３５と同様に、絶縁膜１
７からのストレスがゲート電極近傍ピエゾ電荷を生じさ
せることを用いたものである。
【００４２】図８に示すように、ゲート電極１６、ソー
ス電極１４及びドレイン電極１５を形成後、チャネル層
１３の全面に、圧縮応力をもつ第２の絶縁膜（例えば、
ＣＶＤＳｉＯ2 膜）３７を成長させる。その後、レジス
ト膜でゲート−ソース電極間を開口するパターンを形成
し、ゲート−ソース電極間の第２の絶縁膜３７をウエッ
トエッチングを行って開口する。
ス電極１４及びドレイン電極１５を形成後、チャネル層
１３の全面に、圧縮応力をもつ第２の絶縁膜（例えば、
ＣＶＤＳｉＯ2 膜）３７を成長させる。その後、レジス
ト膜でゲート−ソース電極間を開口するパターンを形成
し、ゲート−ソース電極間の第２の絶縁膜３７をウエッ
トエッチングを行って開口する。
【００４３】この後、レジスト膜を剥離して、第２の絶
縁膜３７が形成されたチャネル層１３の表面側全域に、
引っ張り応力をもつ第１の絶縁膜（例えば、ＣＶＤＳｉ
Ｎ膜）３６を成長させる。
縁膜３７が形成されたチャネル層１３の表面側全域に、
引っ張り応力をもつ第１の絶縁膜（例えば、ＣＶＤＳｉ
Ｎ膜）３６を成長させる。
【００４４】従って、ゲート−ドレイン電極間では、第
２の絶縁膜３７による圧縮応力が支配的となり、ゲート
−ソース電極間では、第１の絶縁膜３６による引っ張り
応力が支配的となるようにすることができる。これらの
ストレスにより、図７に示すように、バッファ層１２の
ゲート電極１６付近には、ピエゾ電荷が発生する。
２の絶縁膜３７による圧縮応力が支配的となり、ゲート
−ソース電極間では、第１の絶縁膜３６による引っ張り
応力が支配的となるようにすることができる。これらの
ストレスにより、図７に示すように、バッファ層１２の
ゲート電極１６付近には、ピエゾ電荷が発生する。
【００４５】この結果、ゲート−ドレイン電極間では正
のピエゾ電荷が、ゲート−ソース電極間では負のピエゾ
電荷が生じ、この正のピエゾ電荷のためにゲート−ドレ
イン電極間に空乏層が広がった状態となり、ゲート−ド
レイン耐圧を向上させることができる。
のピエゾ電荷が、ゲート−ソース電極間では負のピエゾ
電荷が生じ、この正のピエゾ電荷のためにゲート−ドレ
イン電極間に空乏層が広がった状態となり、ゲート−ド
レイン耐圧を向上させることができる。
【００４６】一方、ピエゾ電荷はゲート電極１６の直下
にも生じるが、ゲート電極１６のドレイン電極１５側の
端部には負の電荷が生じ、ゲート電極１６のソース電極
１４側の端部には正の電荷が生じるため、ゲート電極１
６直下のチャネル層１３では互いのピエゾ電荷が打ち消
し合い、閾値電圧（Ｖｔ）が浅くなることがなく、高い
ドレイン電流（Ｉｄｓ）値を保持することができる。
にも生じるが、ゲート電極１６のドレイン電極１５側の
端部には負の電荷が生じ、ゲート電極１６のソース電極
１４側の端部には正の電荷が生じるため、ゲート電極１
６直下のチャネル層１３では互いのピエゾ電荷が打ち消
し合い、閾値電圧（Ｖｔ）が浅くなることがなく、高い
ドレイン電流（Ｉｄｓ）値を保持することができる。
【００４７】このように、第１の絶縁膜３６と膜のスト
レスが異なる第２の絶縁膜３７を形成しピエゾ電化を発
生させることにより、高いドレイン電流（Ｉｄｓ）値と
高耐圧が同時に実現できることから、出力電力が大幅に
向上する。この際、これらピエゾ電荷のコントロール
は、例えば、圧縮応力を持つ第２の絶縁膜３７と引っ張
り応力を持つ第１の絶縁膜３６の膜厚により制御可能と
なるため、より正確な空乏層の広がり、即ち、ゲート−
ドレイン耐圧のコントロールが可能となる。
レスが異なる第２の絶縁膜３７を形成しピエゾ電化を発
生させることにより、高いドレイン電流（Ｉｄｓ）値と
高耐圧が同時に実現できることから、出力電力が大幅に
向上する。この際、これらピエゾ電荷のコントロール
は、例えば、圧縮応力を持つ第２の絶縁膜３７と引っ張
り応力を持つ第１の絶縁膜３６の膜厚により制御可能と
なるため、より正確な空乏層の広がり、即ち、ゲート−
ドレイン耐圧のコントロールが可能となる。
【００４８】従って、本発明によれば、ゲート−ドレイ
ン電極間の素子表面を酸化させることによりゲート−ド
レイン電極間の下の空乏層のみを広げ、或いは、ゲート
−ドレイン電極間にのみドライエッチダメージを挿入し
てこの部分の空乏層のみを広げ、或いは、ゲート−ソー
ス間とゲート−ドレイン電極間のパッシベーションによ
る膜（表面保護膜）構成を異ならせてゲート−ドレイン
電極間にのみ圧縮応力を生じさせ、この部分に正のピエ
ゾ電荷を生じさせてゲート−ドレイン電極間にのみ空乏
層を広げている。
ン電極間の素子表面を酸化させることによりゲート−ド
レイン電極間の下の空乏層のみを広げ、或いは、ゲート
−ドレイン電極間にのみドライエッチダメージを挿入し
てこの部分の空乏層のみを広げ、或いは、ゲート−ソー
ス間とゲート−ドレイン電極間のパッシベーションによ
る膜（表面保護膜）構成を異ならせてゲート−ドレイン
電極間にのみ圧縮応力を生じさせ、この部分に正のピエ
ゾ電荷を生じさせてゲート−ドレイン電極間にのみ空乏
層を広げている。
【００４９】即ち、上述したように、保護膜である絶縁
膜の成長時に、ゲート−ドレイン電極間の下の空乏層の
みを広げる空乏層拡大処理を行った結果、ゲート−ドレ
イン耐圧のコントロールが可能になり、ばらつくことな
く高い信頼性を確保して、高出力電流を保ちつつゲート
−ドレイン耐圧を向上させることができる。
膜の成長時に、ゲート−ドレイン電極間の下の空乏層の
みを広げる空乏層拡大処理を行った結果、ゲート−ドレ
イン耐圧のコントロールが可能になり、ばらつくことな
く高い信頼性を確保して、高出力電流を保ちつつゲート
−ドレイン耐圧を向上させることができる。
【００５０】なお、上記第３及び第４の実施の形態にお
いて、絶縁膜のエッチングを行う際にウエットエッチン
グの代わりにドライエッチングを用いることで、第２の
実施の形態で用いたドライエッチングによるダメージの
挿入を行うことができ、更なる耐圧の向上、即ち、出力
電力の向上が可能となる。この効果は、第３の実施の形
態において顕著である。
いて、絶縁膜のエッチングを行う際にウエットエッチン
グの代わりにドライエッチングを用いることで、第２の
実施の形態で用いたドライエッチングによるダメージの
挿入を行うことができ、更なる耐圧の向上、即ち、出力
電力の向上が可能となる。この効果は、第３の実施の形
態において顕著である。
【００５１】また、上記各実施の形態では、全て１段リ
セスの電界効果トランジスタ（ＦＥＴ）について述べた
が、これらの技術は、１段リセスのＦＥＴに限らず、２
段リセスのＦＥＴにも同様に適用することができる。
セスの電界効果トランジスタ（ＦＥＴ）について述べた
が、これらの技術は、１段リセスのＦＥＴに限らず、２
段リセスのＦＥＴにも同様に適用することができる。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
ソース電極、ドレイン電極及びゲート電極を形成したチ
ャネル層のゲート−ドレイン電極間には、ゲート−ドレ
イン電極間の素子表面を部分的に酸化して表面酸化層が
設けられ、ゲート−ドレイン電極間の下の空乏層のみが
広がって、ゲート−ソース電極間に比べ拡大された空乏
層を有することになるので、ばらつくことなく高い信頼
性を確保して高出力電流を保ちつつ、ゲート−ドレイン
耐圧を向上させることができる。
ソース電極、ドレイン電極及びゲート電極を形成したチ
ャネル層のゲート−ドレイン電極間には、ゲート−ドレ
イン電極間の素子表面を部分的に酸化して表面酸化層が
設けられ、ゲート−ドレイン電極間の下の空乏層のみが
広がって、ゲート−ソース電極間に比べ拡大された空乏
層を有することになるので、ばらつくことなく高い信頼
性を確保して高出力電流を保ちつつ、ゲート−ドレイン
耐圧を向上させることができる。
【００５３】また、ゲート−ドレイン電極間の絶縁膜を
ドライエッチングで開口し、ドライエッチングによるダ
メージをゲート−ドレイン電極間に挿入することによ
り、空乏層拡大処理が行われ、或いは、ゲート−ドレイ
ン間容量の増加を抑えてゲート−ドレイン電極間にのみ
圧縮応力を生じさせるように、ゲート−ソース電極間と
ゲート−ドレイン電極間で構成が異なるパッシベーショ
ンによる膜（表面保護膜）を形成することにより、空乏
層拡大処理が行われるので、ばらつくことなく高い信頼
性を確保して高出力電流を保ちつつ、ゲート−ドレイン
耐圧を向上させることができる。
ドライエッチングで開口し、ドライエッチングによるダ
メージをゲート−ドレイン電極間に挿入することによ
り、空乏層拡大処理が行われ、或いは、ゲート−ドレイ
ン間容量の増加を抑えてゲート−ドレイン電極間にのみ
圧縮応力を生じさせるように、ゲート−ソース電極間と
ゲート−ドレイン電極間で構成が異なるパッシベーショ
ンによる膜（表面保護膜）を形成することにより、空乏
層拡大処理が行われるので、ばらつくことなく高い信頼
性を確保して高出力電流を保ちつつ、ゲート−ドレイン
耐圧を向上させることができる。
【００５４】また、本発明に係る電界効果トランジスタ
の製造方法により、上記電界効果トランジスタを製造す
ることができる。
の製造方法により、上記電界効果トランジスタを製造す
ることができる。
【図１】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図２】図１の電界効果トランジスタの製造工程の一部
を示す工程説明図である。
を示す工程説明図である。
【図３】本発明の第２の実施の形態に係る電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図４】図３の電界効果トランジスタの製造工程の一部
を示す工程説明図である。
を示す工程説明図である。
【図５】本発明の第３の実施の形態に係る電界効果トラ
ンジスタの構造を示す、図６のＡ−Ａ線に沿う部分断面
図である。
ンジスタの構造を示す、図６のＡ−Ａ線に沿う部分断面
図である。
【図６】ゲートフィンガーが所定方位に形成されている
場合の電界効果トランジスタの平面図である。
場合の電界効果トランジスタの平面図である。
【図７】ゲート電極付近に発生するピエゾ電荷を模式的
に表した説明図である。
に表した説明図である。
【図８】本発明の第４の実施の形態に係る電界効果トラ
ンジスタの構造を示す断面図である。
ンジスタの構造を示す断面図である。
【図９】従来の半導体装置の構造を示し、（ａ）は電
界効果トランジスタの断面図、（ｂ）は電界効果トラ
ンジスタの断面図である。
界効果トランジスタの断面図、（ｂ）は電界効果トラ
ンジスタの断面図である。
１０，３０，３５，４０ 電界効果トランジスタ １１ ヒ化ガリウム基板 １２ バッファ層 １３ チャネル層 １４ ソース電極 １５ ドレイン電極 １６ ゲート電極 １７ 絶縁膜 １８ ＰＲマスク １９ 酸素フロー ２０ 酸化層 ２１ 表面保護絶縁膜 ３１ ドライエッチダメージ ３２ ドライエッチングガス ３６ 第１の絶縁膜 ３７ 第２の絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182988（ＪＰ，Ａ) 特開 昭64−44067（ＪＰ，Ａ) 特開 平６−151464（ＪＰ，Ａ) 特開 平７−201884（ＪＰ，Ａ) 特開 平２−237123（ＪＰ，Ａ) 特開 昭62−286285（ＪＰ，Ａ) 特開 平６−177157（ＪＰ，Ａ) 特開 平７−161637（ＪＰ，Ａ) 特開 平９−260402（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/318 H01L 29/812
Claims (8)
- 【請求項１】ゲート−ドレイン電極間のチャネル層表面
の所定領域に部分的に酸化して表面酸化層を設けること
により、前記ゲート−ドレイン電極間の前記チャネル層
表面下の空乏層のみを広げて、前記ゲート−ドレイン電
極間に、ゲート−ソース電極間に比べ拡大された空乏層
を有することを特徴とする電界効果トランジスタ。 - 【請求項２】電界効果トランジスタのゲート電極、ソー
ス電極及びドレイン電極表面を含むチャネル層表面に絶
縁膜を設け、ゲート−ドレイン電極間の前記絶縁膜の所
定領域を開口するドライエッチングによるチャネル層表
面へのダメージを前記ゲート−ドレイン電極間に挿入し
たことを特徴とする電界効果トランジスタ。 - 【請求項３】ゲート−ソース電極間表面に引っ張り応力
を有する第１の絶縁膜とゲート−ドレイン電極間表面に
圧縮応力を有する第２の絶縁膜を設けることにより、前
記ゲート−ドレイン電極間の下の空乏層のみを広げて、
前記ゲート−ドレイン電極間に、前記ゲート−ソース電
極間に比べ拡大された空乏層を有することを特徴とする
電界効果トランジスタ。 - 【請求項４】チャネル層の上に、ソース電極、ドレイン
電極及びゲート電極を形成した後、保護膜である絶縁膜
成長時に、ゲート−ドレイン電極間の下の空乏層のみを
広げて、ゲート−ドレイン電極間に、ゲート−ソース電
極間に比べ拡大された空乏層を形成する空乏層拡大処理
を行うことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項５】ソース電極、ドレイン電極及びゲート電極
が形成されたチャネル層の上に絶縁膜を堆積する工程
と、 前記絶縁膜のゲート−ドレイン電極間のみを開口する工
程と、 前記絶縁膜の開口後、開口部のチャネル層表面を部分的
に酸化して表面酸化層を設ける工程と、 前記表面酸化層の形成後、前記チャネル層の表面側全域
に表面保護絶縁膜を形成する工程とを有することを特徴
とする電界効果トランジスタの製造方法。 - 【請求項６】ソース電極、ドレイン電極及びゲート電極
が形成されたチャネル層の上に絶縁膜を堆積する工程
と、 前記絶縁膜のゲート−ドレイン電極間のみをドライエッ
チングで開口し、ドライエッチングによるダメージをゲ
ート−ドレイン電極間に挿入する工程と、 前記ダメージを挿入後、前記チャネル層の表面側全域に
表面保護絶縁膜を形成する工程とを有することを特徴と
する電界効果トランジスタの製造方法。 - 【請求項７】チャネル層の上に、ソース電極、ドレイン
電極及びゲート電極を形成する工程と、 前記各電極が形成されたチャネル層の表面側に、第１の
絶縁膜を形成する工程と、 前記第１の絶縁膜のゲート−ドレイン電極間のみを開口
する工程と、 前記第１の絶縁膜の開口後、前記チャネル層の表面側全
域に、前記第１の絶縁膜と膜のストレスが異なる第２の
絶縁膜を形成する工程とを有することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項８】前記第１の絶縁膜は引っ張り応力を、前記
第２の絶縁膜は圧縮応力をそれぞれ持ち、或いは、前記
第１の絶縁膜は圧縮応力を、前記第２の絶縁膜は引っ張
り応力をそれぞれ持つことを特徴とする請求項７に記載
の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22008298A JP3214453B2 (ja) | 1998-08-04 | 1998-08-04 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22008298A JP3214453B2 (ja) | 1998-08-04 | 1998-08-04 | 電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058560A JP2000058560A (ja) | 2000-02-25 |
| JP3214453B2 true JP3214453B2 (ja) | 2001-10-02 |
Family
ID=16745658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22008298A Expired - Fee Related JP3214453B2 (ja) | 1998-08-04 | 1998-08-04 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214453B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204351A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 窒化物半導体装置及びその製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4670121B2 (ja) * | 1999-08-19 | 2011-04-13 | 富士通株式会社 | 半導体装置 |
| JP2005203544A (ja) * | 2004-01-15 | 2005-07-28 | Mitsubishi Electric Corp | 窒化物半導体装置とその製造方法 |
-
1998
- 1998-08-04 JP JP22008298A patent/JP3214453B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204351A (ja) * | 2011-03-23 | 2012-10-22 | Toshiba Corp | 窒化物半導体装置及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2000058560A (ja) | 2000-02-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |