KR100405015B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판에 대하여 플라즈마 처리를 행하여 상기 기판의 표면에 손상층을 형성하는 공정과, 상기 손상층의 표면을 산소 플라즈마에 노출하여 상기 손상층을 포함하는 Si 기판의 표면을 산화하여 실리콘 산화층을 형성하는 공정과, Si에 대하여 선택비가 높은 조건에서 상기 실리콘 산화층을 선택적으로 제거하는 공정을 포함하고, 상기 손상층의 막 두께에 따라서 상기 산소 플라즈마의 이온 에너지 및 상기 손상층의 표면을 상기 산소 플라즈마에 노출하는 시간을 제어함으로써 형성되는 상기 실리콘 산화층의 막 두께를 제어한다.

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 플라즈마 처리로 인해 Si 기판의 표면에 형성되는 손상층을 제거하는 반도체 장치의 제조 방법에 관한 것이다.
고속 고기능 반도체 장치의 실현을 위해서, 개개의 반도체 소자의 미세화, 및 그 대규모 집적화에 대한 요구는 점차적으로 증대하고 있다. 그러나, 이들의 반도체 소자의 주요한 구성 요소인 MOSFET의 미세화를 생각한 경우, 여러 가지 곤란한 점이 동반된다.
예를 들면, MOSFET의 채널 길이의 축소에 따라, 임계치 전압이 하강하는, 소위 단채널 효과가 발생한다는 문제가 있다. 반도체 회로의 설계시에 의도한 임계치 전압과 다른 소자가 형성되면, 설계의 의도와는 다른 소자 동작을 야기하여 회로 전체의 기능을 손상시킨다.
이와 같은 단채널 효과로 인해, MOSFET의 소스/드레인 영역에서의 전계의 왜곡이 채널 부분에까지 영향을 미치게 된다. 이러한 영향은, 소스/드레인 영역과 반도체 기판 계면의 pn 접합의 접합 위치를 반도체 표면에 가깝게(즉 pn 접합을 “얕게 하다”)함으로써 회피할 수 있다.
그러나, 단순히 pn 접합을 얕게 하면, 소스/드레인 영역의 저항이 증대하고, 소자가 전달하는 신호의 고속 전달을 저해한다. 또한, 소스/드레인 영역 상에 전기적 접촉을 얻기 위한 컨택트를 설치한 경우, 컨택트를 구성하는 금속성 물질이 하측으로 확산되어 접합을 관통하여, 접합 누설을 야기할 우려가 발생한다. 또한, 소스/드레인 전극의 저저항화를 위해, 소스/드레인 영역의 상부를 일부, 금속과의 합금( 실리사이드)으로 형성하는 것도 가능하지만, 금속 원자가 소스/드레인 영역 중에 확산되어, 접합 부분에 도달하기 쉽다.
이와 같은 문제에 대처하기 위해서, 종래, 소스/드레인 영역을 형성하려고 하는 실리콘 기판 표면 부분에 선택적으로 반도체 물질을 추가 형성하고, 표면을 실리콘 기판의 표면보다 상측으로 이동시켜, 이 추가 형성된 표면을 통해 소스/드레인 영역의 pn 접합을 형성하는 소위 상승된 소스/드레인 구조가 제안되어 있다. 상승된 소스/드레인 구조는, 접합의 위치는 본래의 반도체 기판의 표면에 대해서는 얕게 하면서, 소스/드레인 영역의 두께를 확보할 수 있다.
이 상승된 소스/드레인 구조를 갖는 MOS 트랜지스터의 제조 공정을 설명한다.
도 5a ~ 5e는 종래의 상승된 소스/드레인 구조를 갖는 MOS 트랜지스터의 제조공정을 나타내는 공정 단면도이다.
우선, 도 5a에 도시한 바와 같이, Si 기판(10) 상에, 게이트 절연막(11) 및 게이트 전극(12)을 형성한 후, n-확산층(13)을 형성한다. 그리고, 전면에 절연막(15)을 피착한다. 계속해서, 도 5b에 도시한 바와 같이, 절연막(15)에 대해 RIE를 행하여, 측벽 절연막(15)을 형성한다. RIE 등의 플라즈마 처리 공정을 실시할 때, 에칭 가스에서 가스종류로부터 발생한 이온 또는 래디컬은, 아래 놓인 Si 기판 중에 불순물로서 도입되거나, 기판 결정에 격자 결함을 제공하기도 하여, Si 기판 및 게이트 전극 표면에 결함층(손상층 : 16)이 형성된다.
실리콘층의 선택 성장은, 선택 성장이 발생하는 표면 상태에 매우 민감하다. 예를 들면, 성막되는 실리콘의 막 두께는, 그 하측에 있는 기판 표면의 거칠기나 결정 구조에 의해서 달라진다. 또 그 막질(결함의 유무)도 표면의 형상에 의해 달라질 가능성이 있다. 예를 들면, 성장 직전의 기판 표면의 자연 산화막이나, 게이트 전극 가공시에 발생되는 손상 등에 의해, 소스/드레인 영역 상에 성막되는 실리콘층의 두께 및 그 막질이 소자마다 달라질 수 있다.
선택 성장된 실리콘층의 막 두께가 불균일하면, pn 접합의 접합 부분을 소정 위치에 형성하는 것이 매우 곤란해진다. 소스/드레인 영역을 형성해야 할 불순물은 선택 형성된 실리콘층 표면으로부터 도입되기 때문에, 이러한 접합은 그 표면으로부터의 일정한 위치에 형성된다. 그런데, 막 두께가 불균일하면, 실리콘 기판의 표면에 추가 형성된 실리콘 표면으로부터의 상대 위치가 일정하지 않게 된다. 따라서, 접합면을 형성해야 할 위치도 일정하지 않게 되기 때문이다.
그 때문에, 실리콘의 선택 성장을 행하기 전에, 손상층을 제거해야만 한다.
계속해서, 도 5c에 도시한 바와 같이, 손상층(16)을 제거한다. 손상층(16)을 제거하기 위해서는, 화학 약품(예를 들면, 불산과 질산의 혼합 용액)을 이용한습식 처리, 혹은 CF4나 Cl2가스 플라즈마 중에서 발생하는 저운동 에너지의 래디컬을 이용한 CDE법에 의해 Si 기판마다 등방적으로 에칭하여 손상을 제거하는 방법이 이용되고 있다.
계속해서, 도 5d에 도시한 바와 같이, Si(18, 19)의 선택 성장을 행한다. 또, Si 기판 상에서는, 에피택셜 성장이 발생하고, 단결정 Si(18)가 형성된다. 그리고, n형 불순물의 이온 주입, 어닐링을 행하여 소스/드레인 영역(20)을 형성한다.
그리고, 도 5e에 도시한 바와 같이, Co를 피착한 후, 어닐링을 행하여 Co 실리사이드(22)를 형성하고, 미반응의 Co를 제거하여, 상승된 소스/드레인 구조를 갖는 MOS 트랜지스터가 형성된다.
그런데, 손상층의 제거는, Si 기판을 에칭함으로써 행하고 있지만, Si 기판의 에칭량은 손상층의 손상량이나 Si 기판 표면의 노출량에 크게 좌우되어, 불안정한 프로세스가 되기 때문에, 에칭량의 제어가 어렵고, 신뢰성 있는 제품을 만들고자 하면 Si 기판을 충분히 에칭해야만 한다.
그런데, 반도체 장치의 소형화에 의해, Si 기판 표면에 형성되는 확산층의 깊이도 얕아지는 경향에 있다. 이 때문에, 상술한 수법으로 손상층의 제거를 행하면, 손상층뿐만 아니라 결함이 없는 Si 기판까지도 깊게 제거됨으로써 확산층 깊이가 얕아지게 되고, 전기적인 불량을 야기한다는 문제가 있다.
본 발명의 목적은, 양호한 제어 하에 손상층을 제거하고, 전기적인 불량의 발생을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명은, 상기 목적을 달성하기 위해서 이하와 같이 구성되어 있다.
(a) 본 발명에 따르는 반도체 장치의 제조 방법은, Si 기판에 대해 플라즈마 처리를 행하는 것에 의해 상기 기판의 표면에 손상층이 형성되는 공정과, 상기 손상층의 표면을 산소 플라즈마에 노출하여 상기 손상층을 포함하는 Si 기판의 표면을 산화함으로써, 실리콘 산화층을 형성하는 공정과, Si에 대해 선택비가 높은 조건 하에 상기 실리콘 산화층을 선택적으로 제거하는 공정을 포함하고, 상기 손상층의 막 두께에 따라서, 상기 산소 플라즈마의 이온 에너지, 및 상기 손상층의 표면을 상기 산소 플라즈마에 노출하는 시간을 제어함으로써, 형성되는 상기 실리콘 산화층의 막 두께를 제어한다.
본 발명의 바람직한 실시 형태를 이하에 적는다.
상기 실리콘 산화층의 선택적인 제거는, 불산을 포함하는 용액 혹은 증기에 노출함으로써 행해지는 것이다.
(b) 본 발명에 관계되는 반도체 장치의 제조 방법은, Si 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 Si 기판 및 게이트 전극의 표면에 절연막을 피착하는 공정과, 상기 절연막에 대해 RIE를 행하여, 상기 게이트 전극의 측면에 상기 절연막을 남기면서 상기 Si 기판 상면의 상기 절연막을 제거하여 측벽 절연막을 형성함과 함께, 상기 Si 기판의 표면에 손상층을 형성하는 공정과, 상기 손상층의 표면을 산소 가스 플라즈마에 노출하여 손상층을 포함하는 Si 기판의 표면을 산화하여, 실리콘 산화층을 형성하는 공정과, 상기 실리콘 산화층을 선택적으로 제거하는 공정을 포함한다.
본 발명은, 상기 구성에 의해서 이하의 작용·효과를 포함한다.
손상층의 막 두께에 따라서 산화막을 형성한 후, 산화막을 선택적으로 제거함으로써, 양호한 제어 하에 손상층을 제거하고, 전기적인 불량의 발생을 억제할 수 있다.
도 1a 내지 1f는 제1 실시예에 따르는 상승된 소스/드레인 구조를 갖는 MOS 트랜지스터의 제조 공정을 나타내는 공정 단면도.
도 2는 RF 전력에 대한 Si 표면에 입사하는 산화막 두께 및 음극 강하 전압 Vdc를 나타내는 특성도.
도 3은 O2RIE 처리 시간(방전 시간)에 대한 산화막 두께를 나타내는 특성도.
도 4a 내지 4e는 제2 실시예에 따르는 화학적 기계 연마 처리 후의 손상층의 제거 공정을 나타내는 공정 단면도.
도 5a 내지 5e는 종래의 상승된 소스/드레인 구조를 갖는 MOS 트랜지스터의 제조 공정을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
15: 측벽 절연막
16: 손상층
17: 산화층
18: 단결정 Si
22: Co 실리사이드
본 발명의 실시예를 이하에 도면을 참조하여 설명한다.
[제1 실시예]
도 1은 본 발명의 제1 실시예에 따르는 반도체 장치의 구성을 나타내는 공정 단면도이다.
우선, 도 1a에 도시한 바와 같이, Si 기판(10)에 게이트 절연막(11)을 형성한 후, 폴리 실리콘막의 피착, 패터닝을 행하여, 게이트 전극(12)을 형성한다. 게이트 전극(12)의 표면에 도시되지 않은 열 산화막을 형성한 후, Si 기판(10)에 대해 이온 주입, 활성화를 위한 RTA를 행하여, n-확산층(13)을 형성한다. 전면에 30∼50 ㎚의 실리콘 질화막 등의 절연막(15)을 피착한다.
계속해서, 도 1b에 도시한 바와 같이, 절연막(15)에 대하여 RIE 등의 플라즈마 처리 공정을 행하고, 게이트 전극(12)의 측벽에 측벽 절연막(15)을 형성한다. 이 RIE 등의 플라즈마 처리 공정에 있어서, 게이트 전극(12), n-확산층(13)의 표면에 손상층(16)이 형성된다.
계속해서, 평행 평판형 RIE 장치 내의 음극측에 Si 기판(10)을 장착하고, 손상층(16)을 양극측에 대향시킨다. 도 1c에 도시한 바와 같이, 평행 평판형 RIE 장치 내에 산소 플라즈마를 생성하고, 손상층(16)을 산소 플라즈마에 노출하여 산화층(17)을 형성한다. 이 때, 손상층(16)에 입사하는 산소 이온의 에너지 및, 손상층을 산소 플라즈마에 노출하는 시간을 제어함으로써, 산화층(17)의 막 두께를 제어할 수 있다.
산화층(17)의 막 두께 제어에 관해서 설명한다. 도 2는, 평행 평판형 RIE 장치에 인가하는 RF 전력에 대한 Si 표면에 입사하는 산화막 두께 및 음극 강하 전압 Vdc를 나타내는 특성도이다.
도 2에 도시한 바와 같이, RF 전력을 높게 함에 따라, 음극 강하 전압이 상승한다. 음극 강하 전압의 상승에 따라, 음극측에 입사하는 산소 이온의 에너지도 상승한다. 산소 이온의 에너지 상승에 따라서 형성되는 산화막의 막 두께도 증가한다.
RF 전력이 100W 정도 변화하였다고 해도, 산화막의 막 두께 변화는 기껏해야 1㎚ 정도이다. 따라서, RF 전력의 변화에 대한, 산화막의 막 두께의 변화는 완만하기 때문에, ㎚ 정도의 높은 정밀도로 산화막의 막 두께 제어를 행할 수 있다.
본 실시예에서는, Si 기판에 입사하는 산소 이온의 에너지를 100eV 이상이 되도록 산소 플라즈마 조건을 설정하고, 형성되는 산화막의 막 두께를 10㎚ 이하로 하였다.
또한, 도 3의 O2RIE 처리 시간(방전 시간)에 대한 산화막 두께로 나타낸 바와 같이, 처리 시간이 길어짐에 따라 산화막 두께가 증가하는 것을 알 수 있다.
이상으로부터, RF 전력 및 처리 시간을 제어함으로써 산화막 두께를 ㎚ 정도로 제어할 수 있는 것을 알 수 있다.
계속해서, 도 1d에 도시한 바와 같이, 산화층(17)을 불산 용액 혹은 불산 증기에 노출하여, 산화층(17)을 선택적으로 제거한다. SiO2에 대한 Si의 에칭율 비는, 100 이상이기 때문에, 산화막을 제거하는 동안의 Si 기판의 에칭을 무시할 수 있다.
산화막(14)은 Si 기판의 표면에 대하여 수직으로 형성되기 때문에, Si 기판(10)은 이방적으로 제거된다.
또, 측벽 절연막(15)은, 실리콘 질화물과 같은 불산 용액 혹은 불산 증기에 의해 에칭되기 어려운 재료가 바람직하다. 그러나, 측벽 절연막이 불산의 용액 혹은 증기에 에칭되는 재료이더라도, 산화막의 막 두께는 10㎚ 정도이기 때문에, 측벽 절연막이 불산의 용액 혹은 증기에 의해 에칭되는 양도 역시 10㎚ 정도로 무시할 수 있는 범위이다.
계속해서, 도 1e에 도시한 바와 같이, 압력 10Torr의 수소 분위기 중에서 800 ℃로 3분간 전 처리를 행한 후, SiH2Cl2+HCl+H2를 이용한 선택 기상 성장에 의해, 게이트 전극 및 Si 기판의 표면에 Si(18, 19)을 피착한다. 또, Si 기판(10)의 표면에서는 에피택셜 성장이 생겨, Si 기판(10) 상에는 단결정 Si(18)이 형성된다. 그리고, n형 불순물의 이온 주입, 어닐링을 행하여 n+소스/드레인 영역(20)을 형성한다.
계속해서, 도 1f에 도시한 바와 같이, 스퍼터링법으로 Co를 피착한 후, 가열함으로써, Co 실리사이드(22)를 형성한다. 그리고, 미반응의 Co를 선택적으로 제거한다.
이상 도시한 제조 공정에 의해서, 상승된 소스/드레인 영역을 갖는 MOS 트랜지스터가 형성된다.
본 실시예에 따르면, 손상층의 막 두께에 따라서, RF 전력 및 O2플라즈마 처리 시간을 제어함으로써 형성되는 산화막 두께를 제어함으로써, Si 기판 에칭량을 5㎚ 이하로 저감할 수 있고, 확산층 깊이가 100㎚의 소자에 있어서도 양호한 전기 특성을 얻을 수 있었다.
또, 상승된 소스/드레인이 아닌, 통상의 MOS 트랜지스터에도 적용할 수 있다. 통상의 MOS의 경우, 산화막을 제거한 후, n형 불순물의 이온 주입, 어닐링을 행하여, n+소스/드레인 영역을 형성하면 좋다.
[제2 실시예]
본 실시예에서는, 본 발명의 손상층 제거를 화학적 기계 연마(CMP)법의 후 처리에 이용한 예에 관해서 설명한다.
도 4는, 본 발명의 제2 실시예에 따르는 반도체 기판의 제조 공정을 나타내는 공정 단면도이다.
우선, 도 4a에 도시한 바와 같은 Si 기판(41)을 준비한다. 계속해서, 도 4b에 도시한 바와 같이, Si 기판(41)의 표면에 대해 연마포(42)를 이용하여 화학적 기계 연마법에 의한 연마를 행한다. 연마 처리에 의해, 도 4c에 도시한 바와 같이, Si 기판의 표면에는 결정 결함 등의 손상층(43)이 형성된다. 산소 적층 결함(OSF : Oxidation-induced Stacking Fault) 검사법에 의해 Si 기판 표면에 도입된 적층 결함 밀도의 측정을 행한 바, 800개/㎠의 결함이 인정되었다.
계속해서, 도 4d에 도시한 바와 같이, 평행 평판형 RIE층의 음극측에 Si 기판을 장착하여, 산소 플라즈마를 생성하고, 노출하는 Si 기판(41)의 표면의 손상층(43)을 산소 플라즈마에 노출한다. 이 플라즈마 처리에 의해, Si 기판(41)의 표면의 손상층(43)이 산화되어, 산화막층(44)이 형성된다. 또, 손상층의 막 두께에 따라, RF 전력 및 처리 시간의 플라즈마 처리 조건을 제어하고, 산화막층(44)의 두께의 제어를 행한다.
계속해서, 도 4e에 도시한 바와 같이, 불산의 용액 혹은 증기에 의해 산화막층(44)을 선택적으로 제거한다. 전 실시예에서 진술한 바와 같이, SiO2에 대한 Si의 에칭율 비는 100 이상이기 때문에, 산화막층(44)을 제거하는 동안의 Si 기판(41)의 에칭량을 무시할 수 있다.
재차, OSF 검사법으로써 Si 기판 표면의 산소 적층 결함 밀도의 측정을 행하면, 60개/㎠의 결함이 인정될 뿐이다. 이 값은, 연마 처리를 행하기 전의 결함 밀도와 거의 동일하고, 손상 제거 처리에 의해 연마 처리에 의해 도입된 손상층이 양호하게 제거되는 것이 확인되었다.
또, 본 발명은, 상기 실시예에 한정되는 것이 아니다. 예를 들면, 기타, 본 발명은, 그 요지를 일탈하지 않는 범위에서, 여러 가지 변형하여 실시하는 것이 가능하다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치 제조 방법에 따르면, 손상층의 막 두께에 따라서 산화막을 형성한 후, 산화막을 선택적으로 제거함으로써, 양호한 제어 하에 손상층을 제거하고, 전기적인 불량의 발생을 억제할 수 있는 효과가 있다.

Claims (3)

  1. Si 기판에 대해 플라즈마 처리를 행하는 공정,
    상기 플라즈마 처리로 인해 기판 표면에 형성된 손상층의 표면을 산소 플라즈마에 노출하여 상기 손상층을 포함하는 Si 기판의 표면을 산화함으로써 실리콘 산화층을 형성하는 공정, 및
    Si에 대해 선택비가 높은 조건 하에서 상기 실리콘 산화층을 선택적으로 제거하는 공정
    을 포함하고,
    상기 손상층의 막 두께에 따라, 상기 산소 플라즈마의 이온 에너지 및 상기 손상층의 표면을 상기 산소 플라즈마에 노출하는 시간을 제어함으로써 상기 실리콘 산화층의 막 두께를 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 산화층의 선택적인 제거는, 불산을 포함하는 용액 혹은 증기에 노출함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. Si 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 공정,
    상기 Si 기판 및 게이트 전극의 표면에 절연막을 피착하는 공정,
    상기 절연막에 대해 RIE를 행하여, 상기 게이트 전극의 측면에 상기 절연막을 남기면서 상기 Si 기판 상면의 상기 절연막을 제거하여 측벽 절연막을 형성함과 함께, 상기 Si 기판의 표면에 손상층을 형성하는 공정,
    상기 손상층의 표면을 산소 가스 플라즈마에 노출하여 손상층을 포함하는 Si 기판의 표면을 산화하여 실리콘 산화층을 형성하는 공정, 및
    상기 실리콘 산화층을 선택적으로 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2000-0053304A 1999-09-10 2000-09-08 반도체 장치의 제조 방법 Expired - Lifetime KR100405015B1 (ko)

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