CN105990234B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底；形成覆盖于所述衬底表面的氧化膜、以及覆盖于氧化膜表面的氮氧化膜；对所述氮氧化膜表面进行氮离子扩散弱化化学处理；在进行所述氮离子扩散弱化化学处理之后，在所述第一区域氮氧化膜表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除第二区域氮氧化膜以及氧化膜；去除所述光刻胶层；在所述第一区域的氮氧化膜表面以及第二区域衬底表面形成栅介质膜；在所述栅介质膜表面形成栅导电膜。本发明在避免负偏压不稳定性效应的同时，避免了光刻胶中毒问题，且满足核心器件和周边器件对栅介质层厚度的不同要求，提高形成的半导体器件的电学性能及良率。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件的形成方法。
背景技术
半导体器件按照功能区分可主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照半导体器件的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，输入/输出器件可分为输入/输出NMOS器件和输入/输出PMOS器件。
通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入/输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
而随着半导体制造技术的飞速发展，集成电路朝向高器件密度、高集成度方向发展，核心器件和输入/输出器件中的栅介质层的厚度不断减小，栅介质层的厚度的减小带来漏电流增大的问题。
为解决漏电流增大的问题，当前提出的解决方法是，采用高k栅介质层材料代替传统的二氧化硅栅介质层材料，并使用金属作为栅电极层材料，以避免高k栅介质层材料与传统栅电极层材料发生费米能级钉扎效应。
然而，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，改善形成的半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底；形成覆盖于所述衬底表面的氧化膜、以及覆盖于氧化膜表面的氮氧化膜；对所述氮氧化膜表面进行氮离子扩散弱化化学处理；在进行所述氮离子扩散弱化化学处理之后，在所述第一区域氮氧化膜表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除第二区域氮氧化膜以及氧化膜；去除所述光刻胶层；在所述第一区域的氮氧化膜表面以及第二区域衬底表面形成栅介质膜；在所述栅介质膜表面形成栅导电膜。
可选的，采用酸性溶液或碱性溶液对所述氮氧化膜表面进行氮离子扩散弱化化学处理。
可选的，所述酸性溶液为氯化氢和过氧化氢的水溶液；所述碱性溶液为四甲基氢氧化铵溶液。
可选的，所述四甲基氢氧化铵溶液中，四甲基氢氧化铵的质量百分比为2％至5％，氮离子扩散弱化化学处理的时长为20秒至2分钟。
可选的，所述氯化氢和过氧化氢的水溶液中，氯化氢、过氧化氢和水的体积比为1：A：B，其中，A为1至5，B为10至100，氮离子扩散弱化化学处理的时长为20秒至2分钟。
可选的，形成所述氧化膜以及氮氧化膜的工艺步骤包括：形成覆盖于所述衬底表面的初始氧化膜；对所述初始氧化膜进行氮化处理，将部分厚度的初始氧化膜转化为氮氧化膜，剩余的初始氧化膜作为氧化膜。
可选的，所述氮化处理的工艺包括等离子体氮掺杂以及退火处理。
可选的，所述等离子体氮掺杂为解耦等离子体氮掺杂；所述解耦等离子体氮掺杂的工艺参数为：N2流量为60标准毫升/分至100标准毫升/分，H2流量为100标准毫升/分至140标准毫升/分，腔室压强为10毫托至20毫托，提供功率为800瓦至1000瓦，时间为30秒至200秒。
可选的，所述退火处理的工艺参数为：O2流量为800sccm至1000sccm，腔室压强为0.3毫托至0.6毫托，退火温度为1000摄氏度至1200摄氏度，时间为10秒至30秒。
可选的，所述初始氧化膜的材料为氧化硅；采用原位水汽氧化法或湿氧氧化法形成所述初始氧化膜。
可选的，形成所述光刻胶层的工艺步骤包括：形成覆盖于第一区域和第二区域的氮氧化膜表面的光刻胶膜；对所述光刻胶膜进行曝光处理、以及显影处理，去除位于第二区域氮氧化膜表面的光刻胶膜，在第一区域氮氧化膜表面形成光刻胶层。
可选的，采用湿法刻蚀工艺刻蚀去除第二区域的氮氧化膜以及氧化膜；采用湿法刻蚀工艺刻蚀去除所述光刻胶层。
可选的，所述栅介质膜的材料为高k介质材料；所述栅导电膜的材料为金属材料或多晶硅。
可选的，在形成所述栅介质膜之前，还包括步骤：在所述第二区域衬底表面形成热氧化层。
可选的，所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述金属材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN、Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、TaSiN、W、WN或WSi。
可选的，所述栅介质膜的材料为氧化硅；所述栅导电膜的材料为多晶硅或掺杂的多晶硅。
可选的，在形成所述栅导电膜之后，还包括步骤：在所述栅导电膜表面形成图形层；以所述图形层为掩膜，刻蚀第一区域的栅导电膜、栅介质膜、氮氧化膜以及氧化膜，形成位于第一区域衬底表面的第一栅极结构；同时以所述图形层为掩膜，刻蚀第二区域的栅导电膜以及栅介质膜，形成位于第二区域衬底表面的第二栅极结构。
可选的，所述第一栅极结构包括氧化层、位于氧化层表面的氮氧化层、位于氮氧化层表面的第一栅介质层、以及位于第一栅介质层表面的第一栅导电层；所述第二栅极结构包括第二栅介质层以及位于第二栅介质层表面的第二栅导电层。
可选的，所述第一区域为待形成输入或输出器件的区域，所述第二区域为待形成核心器件的区域。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，形成覆盖于衬底表面的氧化膜、以及覆盖于氧化膜表面的氮氧化膜，使得后续形成的周边器件的栅介质层中含有氮氧化层，所述氮氧化层有利于缓解负偏压不稳定性效应问题；然后对氮氧化膜表面进氮离子扩散弱化化学处理，使氮氧化膜中的氮离子扩散进入光刻胶层的扩散能力降低，避免了“光刻胶中毒”问题，使得本发明中形成的光刻胶层的图形形貌好、图形精确度高；然后以所述光刻胶层为掩膜，刻蚀去除第二区域的氮氧化膜以及氧化膜，由于光刻胶层的图形形貌好、图形精确度高，使得第二区域的氮氧化膜以及氧化膜被去除干净，且避免对第二区域衬底造成过刻蚀问题，当刻蚀完成后第二区域衬底表面平坦度好；在去除光刻胶层后，在第一区域的氮氧化膜表面以及第二区域衬底表面形成栅介质膜，在栅介质膜表面形成栅导电膜。由于第二区域衬底表面平坦度好，因此第二区域的栅介质膜顶部比表面平坦度好，相应的第二区域栅导电膜的厚度均匀性高，从而提高半导体器件的电学性能。
同时，后续会在第一区域形成第一栅极结构，在第二区域形成第二栅极结构，其中，第一栅极结构的栅介质层的厚度为氧化膜的厚度、氮氧化膜的厚度与栅介质膜的厚度之和，第二栅极结构的栅介质层的厚度为栅介质膜的厚度，明显第一栅极结构的栅介质层的厚度大于第二栅极结构的栅介质层的厚度，从而满足不同器件对栅介质层厚度的不同要求。
进一步，采用酸性溶液或碱性溶液对所述氮氧化膜表面进行氮离子扩散弱化化学处理，仅将氮氧化膜表面的材料转化为对光刻胶无害的材料，而氮氧化膜中的氧和氮含量几乎保持不变。
进一步，采用氯化氢和过氧化氢的水溶液、或者四甲基氢氧化铵溶液，对所述氮氧化膜表面进行氮离子扩散弱化化学处理，避免在对氮氧化膜表面引入不必要的杂质。
更进一步，采用湿法刻蚀工艺刻蚀去除第二区域的氮氧化膜以及氧化膜，避免了干法刻蚀工艺对第二区域衬底表面带来的晶格损伤。
附图说明
图1至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
在一个实施例中，当半导体器件包括核心器件以及周边器件时，为了满足核心器件和周边器件对栅介质层厚度的不同要求，形成半导体器件的工艺步骤包括：步骤S1、提供包括核心器件区和周边器件区的基底，在所述基底表面形成氧化层；步骤S2、在所述周边器件区的氧化层表面形成光刻胶层；步骤S3、以所述光刻胶层为掩膜，刻蚀去除位于核心器件区的氧化层；然后去除光刻胶层；步骤S4、在周边器件区的氧化层表面以及核心器件区的基底表面形成栅介质膜，接着在栅介质膜表面形成栅导电膜；步骤S5、图形化核心器件区的栅导电膜以及栅介质膜，形成第一栅极结构，所述第一栅极结构包括第一栅介质层以及位于第一栅介质层表面的第一栅极；步骤S6、图形化周边器件区的栅导电膜、栅介质膜以及氧化膜，形成第二栅极结构，所述第二栅极结构包括氧化层、位于氧化层表面的第二栅介质层、以及位于第二栅介质层表面的第二栅极。
然而采用上述方法形成的半导体器件的电学性能低下，主要体现在形成的周边器件的负偏压不稳定性效应(NBTI，Negative Bias Temperature Instability)显著，周边器件的栅极漏电流大、阈值电压负向偏移、亚阈值斜率减小。
为了减小或避免负偏压不稳定性效应，在形成光刻胶层之前，将部分厚度的氧化层转化为氮氧化层，使得形成的周边器件的栅介质层中具有氮离子，氮离子的存在使得负偏压不稳定性效应减小。然而，将部分厚度的氧化层转化为氮氧化层之后，形成的半导体器件的电学性能仍有待提高，半导体器件的良率低。
进一步研究发现，当部分厚度的氧化层转化为氮氧化层时，形成的光刻胶层与氮氧化层直接接触。氮离子极易扩散进入光刻胶内与光刻胶材料进行反应形成一种具有粘性的高分子化合物，这些化合物难以通过刻蚀、灰化或化学剥落的方法去除，使得在光刻胶层内形成的图案不再由曝光处理以及显影处理确定，光刻胶层内形成的图案精确度差，即所谓的“光刻胶中毒”现象。当以该具有“光刻胶中毒”的光刻胶层为掩膜，刻蚀去除位于核心器件区的氧化层时，容易造成部分核心器件区的氧化层去除不彻底，或者对部分核心器件区的衬底造成过刻蚀，或者对部分核心器件区的前沟槽隔离结构造成过刻蚀，或者对周边器件区的氮氧化层造成不必要的刻蚀，进而导致形成的半导体器件的电学性能差、良率低。
为此，本发明提供一种半导体器件的形成方法，提供包括第一区域和第二区域的衬底；形成覆盖于所述衬底表面的氧化膜、以及覆盖于氧化膜表面的氮氧化膜；对所述氮氧化膜表面进行氮离子扩散弱化化学处理，使氮氧化膜中的氮离子扩散进入光刻胶层的扩散能力降低；在进行所述氮离子扩散弱化化学处理之后，在所述第一区域氮氧化膜表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除第二区域氮氧化膜以及氧化膜；去除所述光刻胶层；在所述第一区域的氮氧化膜表面以及第二区域衬底表面形成栅介质膜；在所述栅介质膜表面形成栅导电膜。本发明在满足核心器件和周边器件对栅介质层厚度的不同要求的同时，避免了光刻胶中毒问题，使得第二区域的氮氧化膜以及氧化膜被去除干净，且避免了对第二区域衬底造成过刻蚀，从而使得形成的半导体器件的电学性能优良。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明一实施例提供过的半导体器件形成过程的剖面结构示意图。
参考图1，提供包括第一区域I和第二区域II的衬底100。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述衬底100也可以为绝缘体上的硅衬底或绝缘体上的锗衬底；所述衬底100表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。
本实施例中，所述衬底100为硅衬底；所述第一区域I为待形成输入/输出器件的区域，所述第二区域II为待形成核心器件的区域；所述第一区域I和第二区域II可以相应也可以相隔。还可以对衬底100进行掺杂形成阱区，所述阱区的掺杂类型为P型掺杂或N型掺杂。
在所述衬底100内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离结构。所述浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，浅沟槽隔离结构主要用于隔离第一区域I和第二区域II，防止不同半导体器件之间电学连接。
继续参考图1，在所述衬底100表面形成初始氧化膜101。
所述初始氧化膜101的材料为氧化硅，采用原位现场水汽(ISSG，In-situ Steamgeneration)氧化法或湿氧(wet oxide)氧化法形成所述初始氧化膜101。
位于第一区域I部分衬底100表面的初始氧化膜101后续会作为输入/输出器件的栅介质层的一部分，采用原位现场水汽氧化法或湿氧氧化法形成初始氧化膜101时，所述初始氧化膜101与衬底100表面紧密接触，使得初始氧化膜101与衬底100之间的界面缺陷少，有利于改善NBTI问题。
在原位水汽氧化法形成初始氧化膜101的过程中，反应气体H2和O2直接与衬底100表面的硅材料发生反应而形成初始氧化膜101，反应中产生大量具有氧化性的气相活性自由基，这些自由基包括活性氧原子、水分子以及OH基团等，由于活性氧原子具有极强的氧化作用，使得最终得到的初始氧化膜101的缺陷减少，衬底100与初始氧化膜101之间的界面处的电荷和界面态减少，因此能够改善半导体器件的NBTI问题。
参考图2，对所述初始氧化膜101(参考图1)进行氮化处理，将部分厚度的初始氧化膜101转化为氮氧化膜102。
本实施例中，所述初始氧化膜101的材料为氧化硅，相应形成的氮氧化膜102的材料为氮氧化硅，剩余的初始氧化膜101作为氧化膜101a。
对所述初始氧化膜101进行氮化处理的好处在于：后续第一区域I的部分氮氧化膜102为栅介质层的一部分，且后续会在栅介质层表面形成栅极层，其中栅极层内掺杂有P型离子或N型离子，所述氮离子具有捕捉P型离子或N型离子的作用，使得P型离子或N型离子不能进入衬底100内，从而使得栅介质层起到更好的绝缘作用；同时，将部分厚度的初始氧化膜101转化为氮氧化膜102后，使得氧化膜101a与衬底100界面处形成稳定的Si-N键、Si-N-H键，使氧化膜101a与衬底100界面处的硅悬挂键减少，从而有利于改善后续在第一区域I形成的输入/输出器件的NBTI问题。
所述氮化处理工艺包括等离子体氮掺杂以及退火处理。
本实施例中，所述等离子体氮掺杂工艺为解耦等离子体氮掺杂(DPN，DecoupledPlasma Nitridation)，所述解耦等离子体氮掺杂的工艺参数为：N2流量为60标准毫升/分至100标准毫升/分，H2流量为100标准毫升/分至140标准毫升/分，腔室压强为10毫托至20毫托，提供功率为800瓦至1000瓦，时间为30秒至200秒。
采用解耦等离子体氮掺杂形成所述氮氧化膜102时，等离子体氮对衬底100的损伤小，且有效的防止等离子体氮对衬底100的正面轰击，优化了氮离子在氮氧化膜102以及氧化膜101a内的浓度分布。
在进行等离子体氮掺杂之后，进行退火处理(PNA，Post Nitridation Anneal)，所述退火处理一方面能够修复等离子体氮掺杂形成的晶格损伤，另一方面还能够及时固化氮氧化层102中的氮离子，使N原子与SiO2分子键合，形成Si-N-O稳定的化学键结构。
在一个具体实施例中，所述退火处理的工艺参数为：O2流量为800sccm至1000sccm，腔室压强为0.3毫托至0.6毫托，退火温度为1000摄氏度至1200摄氏度，时间为10秒至30秒。
本实施例中，采用将部分厚度的初始氧化膜101转化为氮氧化膜102的方法，形成覆盖于所述衬底100表面的氧化膜101a、以及覆盖于氧化膜101a表面的氮氧化膜102。在其他实施例中，也可以先形成覆盖于衬底表面的氧化膜，然后在氧化膜表面沉积氮氧化膜。
参考图3，对所述氮氧化膜102表面进行氮离子扩散弱化化学处理处理200，使氮氧化膜102表面材料转化为对光刻胶无害的材料。
由于氮氧化膜102中具有氮离子，特别的在氮氧化膜102表面材料也将为含氮材料；若后续直接在氮氧化膜102表面形成光刻胶膜，那么氮氧化膜102表面的氮离子将扩散进入光刻胶膜内，引起光刻胶中毒问题，进而造成在曝光显影后形成的光刻胶层图形形貌差，后续容易对第二区域II衬底100造成过刻蚀、或者导致第二区域II的氮氧化膜102以及氧化膜101a难以去除干净。即使在氮氧化膜102与光刻胶膜之间形成底部抗反射涂层，底部抗反射涂层也无法完全阻挡氮氧化膜102内的氮离子扩散至光刻胶膜内。
为此，本实施例中在形成光刻胶层之前，对氮氧化膜102表面进行氮离子扩散弱化化学处理200，使氮氧化膜102表面材料转化为对光刻胶无害的材料。本实施例中，氮氧化膜102的材料为氮氧化硅，作为一种解释，可以认为在进行氮离子扩散弱化化学处理200后，氮氧化膜102内的氮离子扩散进入后续形成的光刻胶膜内的扩散能力变弱，从而避免了氮离子进入光刻胶膜内的问题，防止光刻胶中毒，使得后续形成的光刻胶层的图形精确度高。
本实施例中采用酸性溶液或碱性溶液对所述氮氧化膜102表面进行所述氮离子扩散弱化化学处理200，其中，酸性溶液为氯化氢和过氧化氢的水溶液，碱性溶液为四甲基氢氧化铵溶液。
在一个实施例中，采用四甲基氢氧化铵溶液对氮氧化膜102表面进行氮离子扩散弱化化学处理时，四甲基氢氧化铵溶液中，四甲基氢氧化铵的质量百分比为2％至5％，例如为2.1％、2.38％、3％、3.5％或4％，氮离子扩散弱化化学处理的时长为20秒至2分钟。
在另一实施例中，采用氯化氢和过氧化氢的水溶液对氮氧化膜102表面进行氮离子扩散弱化化学处理时，氯化氢和过氧化氢的水溶液中，氯化氢、过氧化氢和水的体积比为1：A：B，其中，A为1至5，B为10至100，氮离子扩散弱化化学处理的时长为20秒至2分钟。
采用氯化氢和过氧化氢的水溶液、或者四甲基氢氧化铵溶液对氮氧化膜102进行氮离子扩散弱化化学处理200时，其好处在于：化学药剂成本低，且效果明显，工艺简单易行；并且，本实施例中氮离子扩散弱化化学处理200未向氮氧化膜102内引入杂质，且氮氧化膜102中的氮离子含量和氧离子含量保持不变。
参考图4，在进行氮离子扩散弱化化学处理之后，形成覆盖于第一区域I和第二区域II的氮氧化膜102表面的光刻胶膜103。
在形成光刻胶膜103之前，还可以在第一区域I和第二区域II的氮氧化膜102表面形成底部抗反射涂层。
本实施例中，由于对氮氧化膜102表面进行氮离子扩散弱化化学处理，与直接未进行氮离子扩散弱化化学处理的氮氧化膜表面形成光刻胶膜相比，在进行氮离子扩散弱化化学处理之后，氮氧化膜102中的氮离子扩散至光刻胶膜103内的扩散能力变弱，避免了氮离子扩散进入光刻胶膜103中，因此不再具有“光刻胶中毒”问题。
参考图5，对所述光刻胶膜103(参考图4)进行曝光处理以及显影处理，去除位于第二区域II氮氧化膜102表面的光刻胶膜103，在所述第一区域I氮氧化膜102表面形成光刻胶层104。
与进行氮离子扩散弱化化学处理之前相比，进行氮离子扩散弱化化学处理之后氮氧化膜102中的氮离子扩散至光刻胶层104内的扩散能力变弱。由于本实施例避免了“光刻胶中毒”问题，因此形成的光刻胶层104的图形形貌好，光刻胶层104的图形精度高。
参考图6，以所述光刻胶层104为掩膜，刻蚀去除第二区域II氮氧化膜102以及氧化膜101a。
本实施例中，采用湿法刻蚀工艺刻蚀去除所述第二区域II氮氧化膜102以及氧化膜101a，能够避免干法刻蚀工艺对第二区域II衬底100造成刻蚀损伤。
在一个实施例中，采用氢氟酸溶液刻蚀去除第二区域II氮氧化膜102以及氧化膜101a，其中，氢氟酸溶液中氢氟酸与去离子水的体积比为1:100至1:700。
由于本实施例中形成的光刻胶层104图形精确度高、侧壁形貌好，因此第二区域II的氮氧化膜102以及氧化膜101a被彻底去除，且不会对第二区域II衬底100表面造成过刻蚀，同样的也不会对第二区域II浅沟槽隔离结构造成过刻蚀，从而提高刻蚀后的第二区域II衬底100表面平坦度，提高刻蚀后的第二区域II浅沟槽隔离结构表面平坦度。
参考图7，去除所述光刻胶层104(参考图6)。
为了避免干法刻蚀工艺对第二区域II衬底100，避免干法刻蚀工艺对第一区域I氮氧化膜102造成不良影响，本实施例中，采用湿法刻蚀工艺刻蚀去除光刻胶层104。
在一个实施例中，刻蚀去除光刻胶层104的刻蚀液体为硫酸和双氧水的混合溶液，接着，采用氨水和双氧水的混合溶液对第二区域II衬底100表面以及第一区域I氮氧化膜102表面进行清洗处理。
参考图8，在所述第一区域I的氮氧化膜102表面以及第二区域II衬底100上形成栅介质膜105；在所述栅介质膜105表面形成栅导电膜106。
本实施例中，所述栅介质膜105的材料为高k介质材料，其中，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的材料。所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
为了提高栅介质膜105与衬底100之间的界面性能，本实施例在形成所述栅介质膜105之前，还包括步骤：在所述第二区域II衬底100表面形成热氧化层107，所述热氧化层107的厚度小于第一区域I氧化膜101a和氮氧化膜102的厚度之和。所述氧化层107的材料为氧化硅，采用热氧化工艺形成所述热氧化层107，使得热氧化层107与衬底100紧密接触，两者之间具有良好的界面性能，防止界面缺陷的产生。
由于本实施例中第二区域II衬底100表面平坦度高，因此位于第二区域II的栅介质膜105表面平坦度高，相应第二区域II的栅导电膜106的厚度均匀性高，从而使得后续在第二区域II形成的第二栅极结构的性能良好，进而使得形成的半导体器件的电学性能优良。
本实施例以先形成高k栅介质层、先形成金属栅极(high k first metal gatefirst)的工艺为例，栅介质膜105的材料为高k介质材料，相应栅导电膜106的材料为金属材料，栅导电膜106的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN、Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、TaSiN、W、WN或WSi。
在其他实施例中，采用先形成高k栅介质层、后形成金属栅极(high k firstmetal gate last)的工艺时，则栅介质膜的材料为高k介质材料，相应栅导电膜的材料为多晶硅、氮化硅或非晶碳。后续在形成半导体器件的源区和漏区之后，刻蚀去除栅导电膜，然后形成金属栅导电层。
在其他实施例中，采用后形成高k栅介质层、后形成金属栅极(high k last metalgate last)的工艺时，则栅介质膜的材料为氧化硅，相应栅导电膜的材料为多晶硅、氮化硅或非晶碳。后续在形成半导体器件的源区和漏区之后，刻蚀去除栅导电膜，然后形成高k栅介质层、以及位于高k栅介质层表面的金属栅导电层。
在一个具体实施例中，所述栅介质膜105的材料为HfO2，所述栅导电膜106的材料为Al。
在其他实施例中，栅介质膜的材料也可以为氧化硅，相应栅导电膜的材料为多晶硅或掺杂的多晶硅。
参考图9，在所述栅导电膜106表面形成图形层108。
所述图形层108定义出后续在第一区域I形成的周边器件的第一栅极结构的位置和尺寸，所述图形层108还定义出后续在第二区域II形成的核心器件的第二栅极结构的位置和尺寸。
所述图形层108的材料为光刻胶材料、氧化硅或氮化硅。
参考图10，以所述图形层108(参考图9)为掩膜，刻蚀第一区域I的栅导电膜106(参考图9)、栅介质膜105(参考图9)、氮氧化膜102(参考图9)以及氧化膜101a(参考图9)，形成位于第一区域I衬底100表面的第一栅极结构；同时以所述图形层108为掩膜，刻蚀第二区域II的栅导电膜106(参考图9)、栅介质膜105(参考图9)以及热氧化膜107(参考图9)，形成位于第二区域II衬底100表面的第二栅极结构。
采用干法刻蚀工艺，刻蚀形成所述第一栅极结构以及第二栅极结构。
第一栅极结构包括氧化层141、位于氧化层141表面的氮氧化层142、位于氮氧化层142表面的第一栅介质层145、以及位于第一栅介质层145表面的第一栅导电层146。第二栅极结构包括热氧化层127、第二栅介质层125、以及位于第二栅介质层125表面的第二栅导电层126。
对于周边器件而言，栅介质层的厚度等于氧化层141的厚度、氮氧化层142的厚度、以及第一栅介质层145的厚度之和；对于核心器件而言，栅介质层的厚度等于热氧化层127的厚度与第二栅介质层125的厚度之和。由于第一栅介质层145的厚度与第二栅介质层125的厚度相同，热氧化层127的厚度小于氧化层141的厚度，因此本实施例中周边器件的栅介质层的厚度大于核心器件的栅介质层的厚度，从而满足周边器件和核心器件对栅介质层的厚度的不同要求。
并且，由于前述在刻蚀去除第二区域II的氮氧化膜以及氧化膜之后，第二区域II衬底100表面平坦度高，避免了对第二区域II衬底100造成过刻蚀，使得位于第二区域II的栅介质层表面平坦度好，第二栅导电层126的厚度均匀性好，从而提高了形成的半导体器件的电学性能。
本实施例以第一栅极结构为周边器件最终的栅极结构、第二栅极结构为核心器件最终的栅极结构为例。在其他实施例中，第一栅极结构和第二栅极结构也可以为伪栅结构，采用先高k栅介质层、后金属栅极的工艺，相应后续在形成周边器件的源区和漏区之后，去除第一栅极结构的第一栅导电层146，在第一栅介质层145表面形成第一金属栅极，去除第二栅极结构的第二栅导电层126，在第二栅介质层125表面形成第二金属栅极。
在形成第一栅极结构以及第二栅极结构之后，去除所述图形层108。
后续的工艺还包括：对第一栅极结构两侧的衬底100进行掺杂，形成第一源区和第一漏区；对第二栅极结构两侧的衬底100进行掺杂，形成第二源区和第二漏区；在所述衬底100表面形成层间介质层，所述层间介质层还覆盖于第一栅极结构侧壁表面、以及第二栅极结构侧壁表面，所述层间介质层顶部与第一栅极结构顶部、第二栅极结构顶部齐平。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体器件的形成方法，其特征在于，包括：
提供包括第一区域和第二区域的衬底；
形成覆盖于所述衬底表面的氧化膜、以及覆盖于氧化膜表面的氮氧化膜；
对所述氮氧化膜表面进行氮离子扩散弱化化学处理，所述氮离子扩散弱化化学处理的过程包括：采用氯化氢和过氧化氢的水溶液进行所述氮离子扩散弱化化学处理，或者采用四甲基氢氧化铵溶液进行所述氮离子扩散弱化化学处理；
在进行所述氮离子扩散弱化化学处理之后，在所述第一区域氮氧化膜表面形成光刻胶层；
以所述光刻胶层为掩膜，刻蚀去除第二区域氮氧化膜以及氧化膜；
去除所述光刻胶层；
在所述第一区域的氮氧化膜表面以及第二区域衬底表面形成栅介质膜；
在所述栅介质膜表面形成栅导电膜。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述四甲基氢氧化铵溶液中，四甲基氢氧化铵的质量百分比为2％至5％，氮离子扩散弱化化学处理的时长为20秒至2分钟。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述氯化氢和过氧化氢的水溶液中，氯化氢、过氧化氢和水的体积比为1：A：B，其中，A为1至5，B为10至100，氮离子扩散弱化化学处理的时长为20秒至2分钟。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述氧化膜以及氮氧化膜的工艺步骤包括：形成覆盖于所述衬底表面的初始氧化膜；对所述初始氧化膜进行氮化处理，将部分厚度的初始氧化膜转化为氮氧化膜，剩余的初始氧化膜作为氧化膜。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述氮化处理的工艺包括等离子体氮掺杂以及退火处理。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述等离子体氮掺杂为解耦等离子体氮掺杂；所述解耦等离子体氮掺杂的工艺参数为：N2流量为60标准毫升/分至100标准毫升/分，H2流量为100标准毫升/分至140标准毫升/分，腔室压强为10毫托至20毫托，提供功率为800瓦至1000瓦，时间为30秒至200秒。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述退火处理的工艺参数为：O2流量为800sccm至1000sccm，腔室压强为0.3毫托至0.6毫托，退火温度为1000摄氏度至1200摄氏度，时间为10秒至30秒。
8.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述初始氧化膜的材料为氧化硅；采用原位水汽氧化法或湿氧氧化法形成所述初始氧化膜。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述光刻胶层的工艺步骤包括：形成覆盖于第一区域和第二区域的氮氧化膜表面的光刻胶膜；对所述光刻胶膜进行曝光处理、以及显影处理，去除位于第二区域氮氧化膜表面的光刻胶膜，在第一区域氮氧化膜表面形成光刻胶层。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀去除第二区域的氮氧化膜以及氧化膜；采用湿法刻蚀工艺刻蚀去除所述光刻胶层。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质膜的材料为高k介质材料；所述栅导电膜的材料为金属材料或多晶硅。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，在形成所述栅介质膜之前，还包括步骤：在所述第二区域衬底表面形成热氧化层。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；所述金属材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN、Al、Cu、Ag、Au、Pt、Ni、Ti、Ta、TaC、TaSiN、W、WN或WSi。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质膜的材料为氧化硅；所述栅导电膜的材料为多晶硅或掺杂的多晶硅。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述栅导电膜之后，还包括步骤：在所述栅导电膜表面形成图形层；以所述图形层为掩膜，刻蚀第一区域的栅导电膜、栅介质膜、氮氧化膜以及氧化膜，形成位于第一区域衬底表面的第一栅极结构；同时以所述图形层为掩膜，刻蚀第二区域的栅导电膜以及栅介质膜，形成位于第二区域衬底表面的第二栅极结构。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述第一栅极结构包括氧化层、位于氧化层表面的氮氧化层、位于氮氧化层表面的第一栅介质层、以及位于第一栅介质层表面的第一栅导电层；所述第二栅极结构包括第二栅介质层以及位于第二栅介质层表面的第二栅导电层。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一区域为待形成输入或输出器件的区域，所述第二区域为待形成核心器件的区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510051610.9A CN105990234B (zh) | 2015-01-30 | 2015-01-30 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105990234A CN105990234A (zh) | 2016-10-05 |
| CN105990234B true CN105990234B (zh) | 2019-07-02 |
Family
ID=57037132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510051610.9A Active CN105990234B (zh) | 2015-01-30 | 2015-01-30 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105990234B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108074803B (zh) * | 2016-11-18 | 2020-07-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112652518B (zh) * | 2019-10-11 | 2023-04-28 | 中芯国际集成电路制造（天津）有限公司 | 一种半导体器件的形成方法 |
| CN113314606A (zh) * | 2020-02-26 | 2021-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030095588A (ko) * | 2002-06-12 | 2003-12-24 | 동부전자 주식회사 | 반도체 소자의 게이트 산화막 형성방법 |
| CN101202250A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器及其形成方法 |
| CN101393861A (zh) * | 2007-09-20 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 栅介质层的形成方法 |
| CN102280376A (zh) * | 2010-06-08 | 2011-12-14 | 中国科学院微电子研究所 | 一种用于cmos器件的双金属栅双高介质的集成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610609B2 (en) * | 2000-05-02 | 2003-08-26 | Shipley Company, L.L.C. | Compatibilization treatment |
-
2015
- 2015-01-30 CN CN201510051610.9A patent/CN105990234B/zh active Active
Patent Citations (4)
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| CN101202250A (zh) * | 2006-12-15 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器及其形成方法 |
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| CN102280376A (zh) * | 2010-06-08 | 2011-12-14 | 中国科学院微电子研究所 | 一种用于cmos器件的双金属栅双高介质的集成方法 |
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| Publication number | Publication date |
|---|---|
| CN105990234A (zh) | 2016-10-05 |
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| SE01 | Entry into force of request for substantive examination | ||
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