CN101202250A - 半导体存储器及其形成方法 - Google Patents
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- CN101202250A CN101202250A CNA2006101473205A CN200610147320A CN101202250A CN 101202250 A CN101202250 A CN 101202250A CN A2006101473205 A CNA2006101473205 A CN A2006101473205A CN 200610147320 A CN200610147320 A CN 200610147320A CN 101202250 A CN101202250 A CN 101202250A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 420
- 238000000034 method Methods 0.000 title claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 255
- 150000002500 ions Chemical class 0.000 claims description 337
- -1 nitrogen ion Chemical class 0.000 claims description 96
- 238000002347 injection Methods 0.000 claims description 75
- 239000007924 injection Substances 0.000 claims description 75
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 74
- 229940090044 injection Drugs 0.000 claims description 74
- 230000015572 biosynthetic process Effects 0.000 claims description 60
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 48
- 229910052757 nitrogen Inorganic materials 0.000 claims description 42
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 41
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 34
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- 229910001439 antimony ion Inorganic materials 0.000 claims description 26
- 108091006146 Channels Proteins 0.000 claims description 23
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 23
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 18
- 229910052732 germanium Inorganic materials 0.000 claims description 17
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 16
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 16
- 229910052735 hafnium Inorganic materials 0.000 claims description 16
- 229910003855 HfAlO Inorganic materials 0.000 claims description 11
- 229910001449 indium ion Inorganic materials 0.000 claims description 8
- 230000008030 elimination Effects 0.000 claims description 6
- 238000003379 elimination reaction Methods 0.000 claims description 6
- 229910017090 AlO 2 Inorganic materials 0.000 claims description 2
- 238000003860 storage Methods 0.000 abstract description 11
- 230000015654 memory Effects 0.000 description 88
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 238000005516 engineering process Methods 0.000 description 18
- 238000001259 photo etching Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000000694 effects Effects 0.000 description 13
- 230000005684 electric field Effects 0.000 description 12
- 230000007246 mechanism Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 239000002784 hot electron Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000005036 potential barrier Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000008520 organization Effects 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000006386 memory function Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910008045 Si-Si Inorganic materials 0.000 description 2
- 229910006411 Si—Si Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- SJHPCNCNNSSLPL-CSKARUKUSA-N (4e)-4-(ethoxymethylidene)-2-phenyl-1,3-oxazol-5-one Chemical compound O1C(=O)C(=C/OCC)\N=C1C1=CC=CC=C1 SJHPCNCNNSSLPL-CSKARUKUSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006386 neutralization reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种半导体存储器的形成方法，包括：提供半导体衬底，所述半导体衬底包括第IA区域和第IB区域；在半导体衬底上依次形成栅介质层和栅极，所述第IA区域的栅介质层为电荷陷阱区，所述第IB区域的栅介质层为非电荷陷阱区；半导体衬底的第IA区域和第IB区域形成有源/漏延伸区；半导体衬底的第IA区域和第IB区域形成有源/漏极，相应地本发明还提供一种半导体存储器。本发明还提供一种半导体器件及其形成方法，采用本发明形成的半导体存储器能够进行两字节存储，实现高密度存储功能；同时，采用本发明的形成逻辑电路与存储电路方法相互兼容。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体存储器及其形成方法。
背景技术
非易失性半导体存储器件，例如闪存器件，能够在半导体器件断电的时候存储数据，闪存器件的存储单元可以包括电隔离的浮栅、衬底中分别在浮栅的第一和第二侧的源极和漏极、以及被配置为控制该浮栅的控制栅极。典型地，闪存单元的阈值电压取决于存储在该浮栅极中的电荷量。通过感测因阈值电压差值引起的闪存单元的单元电流变化量可以检测出闪存单元中存储的数据。
快闪半导体存储器和CMOS逻辑电路相集成生成的单芯片系统(System-on-Chip，SoC)系统功能非常强大，而且整体费用降低。这种“嵌入式”快闪半导体存储器在CMOS技术中以其具有广泛的CMOS库和IP内核的优势而非常吸引人。近年来，具有嵌入式快闪半导体存储器的单芯片系统通常具有两种集成方式形成：一是通过基于逻辑CMOS电路实现，二是通过单独的快闪半导体存储器实现。
如果基于CMOS逻辑电路实现快闪存储器，快闪存储单元和逻辑晶体管共用多晶硅/堆叠栅、栅氧化层和间隙壁，因此，快闪存储单元尺寸较大，操作电压较高，并且阵列排列比较复杂，反过来，导致较低的存储密度(比如＜～0.5Mb)和需要较高的操作电压以及电路工艺的限制，这多少限制了嵌入式快闪半导体存储器的高性能的实现和整体成本的降低。
单独的快闪半导体存储器具有较小的存储单元和较高的性能，比如，双多晶硅浮栅ETOX、电荷陷阱单元(SONOS，NROM等)可以直接和CMOS集成，然而，这种技术具有复杂、昂贵、成品率不高而且逻辑电路不可避免地受到热循环的影响等缺点，而且这种技术不能利用现有的CMOS库(CMOSLibrary)和知识产权核(IP核)。
Chih Chieh Yeh等人在《IEEE Transactions on Electron Devices》杂志的2005年第52期第4刊第541至545页公开了一种通过热空穴注入氮化物实现的电子存储快闪半导体存储器结构(PHINES)，采用氮化物中的电荷陷阱存储结构，通过福勒-诺雷(F-N)注入进行擦写，通过带带隧穿(band-to-bandtunneling)进行编程，但是该文章给出没有公开其作为电荷存储层氮化物层的形成方法。Yu Hsien Lin等人在《IEEE Transactions on Electron Devices》杂志的2006年第53期第4刊第782至788页公开了一种采用氧化铪(HfO2)纳米晶作为电荷陷阱层形成的存储结构，该研究表明，氧化铪具有较好的存储电荷能力，能够实现高密度两字节快闪半导体存储器的需要。同样，该文章没有公开氧化铪电荷陷阱层的形成方法，同时上述两篇文章也没有公开如何采用上述存储电路与逻辑电路集成形成单芯片系统的方法。
发明内容
本发明解决的问题是现有技术中半导体存储电路与逻辑电路集成度差，难以实现高密度存储。
为解决上述问题，本发明提供一种半导体存储器的形成方法，包括：提供半导体衬底，所述半导体衬底包括第IA区域和第IB区域；在半导体衬底上依次形成栅介质层和栅极，所述第IA区域的栅介质层为电荷陷阱区，所述第IB区域的栅介质层为非电荷陷阱区；半导体衬底的第IA区域和第IB区域形成有源/漏延伸区；半导体衬底的第IA区域和第IB区域形成有源/漏极，在栅极上加电压，在半导体底中形成的导电沟道把相应的源/漏极相电连接。
栅介质层形成进一步包括：在半导体衬底上形成HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质作为栅介质层，栅介质层自身含有电荷陷阱；在第IB区域的栅介质层中进行离子注入消除电荷陷阱，形成非电荷陷阱区，第IA区域的栅介质层形成电荷陷阱区。
所述离子注入的离子为氟离子或者氮离子，所述离子注入的能量根据栅极和介质层的厚度确定，所述离子注入的剂量为1.0E+11至1.0E+15cm-2。
栅介质层形成进一步包括：在半导体衬底上形成氧化硅、氮化硅或者它们的组合构成栅介质层；在第IA区域的栅介质层中注入离子产生电荷陷阱，形成电荷陷阱区，第IB区域的栅介质层形成非电荷陷阱区。
所述离子注入为硅离子、锗离子、氮离子或者铪离子，所述离子注入的剂量为1.0E+11至1.0E+13cm-2，所述离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述离子注入的角度为0°至60°。
所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
本发明还提供一种半导体存储器，包括：半导体衬底，所述半导体衬底包括第IA区域和第IB区域；依次位于半导体衬底上的栅介质层和栅极；半导体衬底的第IA区域和第IB区域形成有源/漏延伸区；半导体衬底的第IA区域和第IB区域形成有源/漏极，在栅极上加电压，在半导体底中形成的导电沟道把相应的源/漏极相电连接；所述第IA区域的栅介质层为电荷陷阱区，所述第IB区域的栅介质层为非电荷陷阱区。
所述栅介质层为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质，栅介质层自身含有电荷陷阱，第IB区域的非电荷陷阱区为通过离子注入消除电荷陷阱形成，第IA区域的栅介质层形成电荷陷阱区。
所述离子注入的离子为氟离子或者氮离子，所述离子注入的能量根据栅极和介质层的厚度确定，所述离子注入的剂量为1.0E+11至1.0E+15cm-2。
所述栅介质层为由氧化硅、氮化硅或者它们的组合构成，所述第IA区域的电荷陷阱区为通过离子注入形成，第IB区域的栅介质层形成非电荷陷阱区。
所述离子为硅离子、锗离子、氮离子或者铪离子，所述离子注入的剂量为1.0E+11至1.0E+13cm-2，所述离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述离子注入的角度为0°至60°。
所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
本发明还提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；在半导体衬底的第I区域和第II区域依次形成栅介质层和栅极，所述第i区域和/或第iii区域的栅介质层为电荷陷阱区，第ii区域和/或第iv区域的栅介质层为非电荷陷阱区；在半导体衬底的第I区域和第II区域分别形成源/漏延伸区；在半导体衬底的第I区域和第II区域分别形成源/漏极，在栅极加电压，在半导体衬底中形成的导电沟道把相应的源/漏极相电连接。
栅介质层形成进一步包括：在半导体衬底上形成HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质作为栅介质层，栅介质层自身含有电荷陷阱；在第ii区域和/或第iv区域的栅介质层中进行第一离子注入和/或第二离子注入消除电荷陷阱，形成非电荷陷阱区，第i区域和/或第iii区域的栅介质层形成电荷陷阱区
所述第一离子注入和/或第二离子注入的离子为氟离子或者氮离子，所述第一离子注入和/或第二离子注入的能量根据离子的种类和栅极的厚度确定，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+15cm-2。
栅介质层形成进一步包括：在半导体衬底上形成氧化硅、氮化硅或者它们的组合构成栅介质层；在第i区域和/或第iii区域的栅介质层中进行第一离子注入和/或第二离子注入产生电荷陷阱，形成电荷陷阱区，第ii区域和/或第iv区域形成非电荷陷阱区。
所述第一离子注入和/或第二离子注入的离子为硅离子、锗离子、氮离子或者铪离子，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+13cm-2，所述第一离子注入和/或第二离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述第一离子注入和/或第二离子注入的角度为0°至60°。
所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；半导体衬底上依次形成有栅介质层和栅极；半导体衬底的第I区域和第II区域分别形成有源/漏延伸区；半导体衬底的第I区域和第II区域分别形成有源/漏极，在栅极上加电压，在半导体衬底中形成的导电沟道把相应的源/漏极相电连接；所述第i区域和/或第iii区域的栅介质层为电荷陷阱区，所述第ii区域和/或第iv区域的栅介质层为非电荷陷阱区。
所述栅介质层为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质，栅介质层自身含有电荷陷阱，第ii区域和/或第iv区域的非电荷陷阱区为通过第一离子注入和/或第二离子注入消除电荷陷阱形成，第i区域和/或第iii区域的栅介质层形成电荷陷阱区。
所述第一离子注入和/或第二离子注入的离子为氟离子或者氮离子，所述第一离子注入和/或第二离子注入的能量根据离子的种类和栅极的厚度确定，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+15cm-2。
所述栅介质层为由氧化硅、氮化硅或者它们的组合构成，所述第i区域和/或第iii区域的电荷陷阱区为通过第一离子注入和/或第二离子注入形成，第ii区域和/或第iv区域形成非电荷陷阱区。
所述第一离子注入和/或第二离子注入的离子为硅离子、锗离子、氮离子或者铪离子，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+13cm-2，所述第一离子注入和/或第二离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述第一离子注入和/或第二离子注入的角度为0°至60°。
所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
与现有技术相比，本发明具有以下优点：本发明的半导体衬底的第IA区域的栅介质层为电荷陷阱区形成存储电路区域，半导体衬底的第IB区域的栅介质层为非电荷陷阱区形成逻辑电路区域，由此提供了半导体存储器，所述半导体存储器的存储电路区域和逻辑电路区域工艺相兼容，集成度高，能够实现高密度存储功能。
本发明的半导体衬底的第I区域的第i区域和/或第II区域的第iii区域的栅介质层为电荷陷阱区，形成存储电路区域，半导体衬底的第I区域的第ii区域和/或第II区域的第iv区域的栅介质层为非电荷陷阱区，形成逻辑电路区域，采用本发明形成逻辑电路与存储电路工艺相互兼容，同时形成的存储电路区域能够进行两字节存储，实现高密度存储功能，同时本发明可以根据实际需要，在不同电路区域(比如栅介质层比较薄的核心电路区域或者栅介质层比较厚的输入输出电路区域)灵活地形成半导体存储器。
本发明采用HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质层作为栅介质层形成MOS晶体管，由于高k介质层自身含有电荷陷阱，因此形成的MOS晶体管具有存储电荷能力，形成半导体存储器。采用本发明形成的半导体存储器能够进行两字节存储，实现高密度存储功能。
本发明采用氮化硅、氮氧化硅、氧化硅及其组合构成栅介质层，向栅介质层中进行离子注入形成电荷陷阱，然后形成MOS晶体管，形成的MOS晶体管具有存储电荷能力，形成半导体存储器。采用本发明形成的半导体存储器能够进行两字节存储，实现高密度存储功能。
附图说明
图1A至图1P是本发明的半导体存储器的第一实施例结构示意图。
图2A至图2I是本发明的半导体存储器的第二实施例结构示意图。
图3A至图3C是本发明的半导体存储器的第三实施例结构示意图。
图4A至图4D是本发明的半导体存储器的第四实施例结构示意图。
图5A至图5D是本发明的半导体存储器的第五实施例结构示意图。
图6A至图6D是本发明的半导体存储器的第六实施例结构示意图。
图7A至图7E是采用本发明的半导体存储器进行编程、擦除或者读出操作示意图。
图8A至图8B是本发明的栅介质层为氧化硅的能带结构示意图。
具体实施方式
本发明的实质是把半导体存储器和逻辑CMOS电路集成在一起的方法，通过在MOS晶体管的栅介质层中形成电荷陷阱形成半导体存储器。本发明提供了一种半导体存储器的形成方法及其结构：对于栅介质层为氧化硅、氮化硅或者其组合构成的MOS晶体管，通过向半导体衬底上的存储电路区域的栅介质层进行离子注入形成电荷陷阱从而具有存储电荷能力，同时在半导体衬底上的逻辑电路区域不进行离子注入，本发明提供了一种具有核心电路区域即第I区域和输入输出电路区域即第II区域的半导体衬底，然后通过在第I区域的核心存储电路区域即第i区域和第II区域的输入输出存储电路区域即第iii区域通过离子注入，把第i区域和第iii区域均变成半导体存储电路区域，第I区域的第ii区域和第II区域的第iv区域作为逻辑电路区域，由此把第I区域和第II区域均转变成半导体存储器区域；还可以仅在第I区域或者第II区域形成半导体存储电路区域，在此不应过多限制本发明的保护范围。
本发明给出的实施例为采用n型沟道的MOS晶体管作为半导体存储单元，半导体存储器还可以采用p型沟道MOS晶体管或者n型和p型沟道的MOS晶体管共同组成的CMOS半导体存储单元结构，在此不应过多限制本发明保护的范围。
本发明的另一种半导体存储器的形成方法及其结构：对于栅介质层为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k栅介质层构成的MOS晶体管，由于高k栅介质层中自身含有电荷陷阱，具有存储电荷的能力，本发明通过向栅介质层中注入离子消除电荷陷阱，因此没有注入离子区域形成存储电路区域，注入离子区域形成逻辑电路区域。本发明提供了一种具有核心电路区域即第I区域和输入输出电路区域即第II区域的半导体衬底，然后通过在第I区域的核心逻辑电路区域即第ii区域和第II区域的输入输出逻辑电路区域即第iv区域进行离子注入分别形成核心逻辑电路区域和输入输出逻辑电路区域，从而把第I区域和第II区域均变成半导体存储器区域，还可以仅在第I区域或者第II区域形成半导体存储电路区域，在此不应过多限制本发明的保护范围。本发明给出的实施例为采用n型沟道的MOS晶体管作为半导体存储单元，半导体存储器还可以采用p型沟道MOS晶体管或者n型和p型沟道的MOS晶体管共同组成的CMOS半导体存储单元结构，在此不应过多限制本发明保护的范围。
本发明首先给出一种半导体存储器的制造方法，包括：提供半导体衬底，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；在半导体衬底的第I区域和第II区域依次形成栅介质层和栅极；在半导体衬底的第I区域和第II区域分别形成源/漏延伸区；在半导体衬底的第I区域和第II区域分别形成源/漏极，在栅极加电压，在半导体衬底中形成的导电沟道把相应的源/漏极相电连接；所述第i区域和/或第iii区域的栅介质层为电荷陷阱区，所述第ii区域和/或第iv区域的栅介质层为非电荷陷阱区。
本发明给出一种形成n型MOS晶体管作为半导体存储器的实施例，在下面实施例中，用p型硅衬底作为半导体衬底，MOS晶体管的栅极采用多晶硅。
参照图1A，提供半导体衬底31，在半导体衬底31上形成浅沟槽32。所述半导体衬底按照电路功能分为第I区域和第II区域，所述第I区域为核心电路区域，第II区域为输入输出电路区域，第I区域又分为第i区域和第ii区域，所述第i区域为核心存储电路区域，第ii区域为核心逻辑电路区域，所述第II区域分为第iii区域和第iv区域，所述第iii区域为输入输出存储电路区域，第iv区域为输入输出存储电路区域。经过本发明的形成半导体存储器方法之后，所述第I区域可以形成动态随机半导体存储器，所述第II区域可以形成非挥发性半导体存储器。
在半导体衬底31上形成浅沟槽32，所述形成浅沟槽32技术为本领域技术人员公知技术，作为本发明的一个优化实施方式，首先在半导体衬底31上生长第一氧化层，本实施例中，第一氧化层的厚度为100
然后在第一氧化层上形成氮化硅层，本实施例中，氮化硅层厚度为350
采用通过现有光刻技术采用光刻胶定义出有源区；然后蚀刻氮化硅层和第一氧化层，然后蚀刻半导体衬底至5000
形成凹槽；去除光刻胶；然后在半导体衬底31上形成第二氧化硅层，所述第二氧化硅层厚度为100
然后采用高密度等离子体化学气相沉积氧化硅填充凹槽，高密度等离子体氧化硅厚度为5500
然后进行快速退火以加强高密度等离子体氧化硅与半导体衬底31之间的结合力，本实施例中，快速退火的温度为1000℃，时间为20s；然后采用化学机械抛光设备进行平坦化处理，完成浅沟槽32的制作。最后在半导体衬底31上形成第三氧化层65，所述第三氧化层51用于在随后形成的n阱或者p阱工艺中保护半导体衬底31的表面，形成第三氧化层65的工艺为本技术领域人员公知技术，作为本发明的一个实施方式，通过热氧化方法在半导体衬底31上形成第三氧化层65，本实施例中，第三氧化层65的厚度为100
然后，参照图1B，在半导体衬底31的第i区域和第iii区域形成深n阱33和p阱34，在半导体衬底31的第ii区域和第iv区域形成p阱34，形成深n阱33和p阱34为本领域技术人员公知技术，作为本发明的一个优化实施方式，通过深n阱掩模，在半导体衬底31的第i区域和第iii区域中注入P或者As以形成深n阱33，注入能量范围为1至3MeV，注入剂量范围为1.0E+13至1.0E+14cm-2，相应地，注入深度为400nm至600nm，比较优化的技术方案为注入能量为1.5MeV，注入剂量为2.0E+13cm-2；通过p阱掩模，在半导体衬底31中第i区域、第ii区域、第iii区域及第iv区域注入B形成p阱34，注入能量范围为400至800KeV，注入剂量范围为1.0E+13cm-2至6.0E+13cm-2，相应地，注入深度范围为300nm至500nm，比较优化的注入能量为600KeV，注入剂量为2.0E+13cm-2。
进行深n阱和p阱离子注入后进行快速退火以便注入的离子进行均匀扩散，作为本发明的一个实施方式，快速退火的温度为1050℃，时间为30s。
然后，参照图1C所示，首先去除半导体衬底31表面的第三氧化层65，然后在半导体衬底31第I区域形成第一介质层35a及第II区域形成第一介质层35b，所述第一介质层35a和35b为氧化硅、氮氧化硅、氮化硅或者它们的组合构成，作为本发明的一个实施方式，采用氧化硅形成第一介质层35a和35b，所述第一介质层35a和35b比较优化的实施方式为通过热氧化形成，所述第一介质层35a和35b的厚度根据实际需求确定，本实施例中第一介质层35a和35b的厚度为32
参照图1D，通过蚀刻去除第I区域的第一介质层35a，保留第II区域的第一介质层35b，所述蚀刻第I区域的第一介质层35a为本技术领域人员公知技术，作为本发明的一个实施方式，采用光刻胶掩模定义出第I区域图形，曝光，暴露出第I区域，然后浸入氢氟酸，去除第I区域的第一介质层35a，最后去除光刻胶。
参照图1E，在半导体衬底31的第I区域的p阱34上和第II区域的第一介质层35b上形成第二介质层36，第I区域的第二介质层36形成第i、ii区域的栅介质层36a和36b，第iii、iv区域的第一介质层35b和第二介质层36分别共同组成第iii、iv区域的栅介质层36c和36d，所述序号后缀a、b、c、d分别相对应于第i、ii、iii、iv区域，栅介质层36a、36b、36c、36d共同组成栅介质层。所述第二介质层36为氧化硅、氮氧化硅、氮化硅或者它们的组合构成，作为本发明的一个实施方式，采用氧化硅形成第二介质层36，所述第二介质层36比较优化的实施方式为通过热氧化形成，所述第二介质层36的厚度根据需求确定，本实施例中第二介质层36的厚度为23
参照图1F，在第I区域的栅介质层36a、36b和第II区域的栅介质层36c、36d上形成多晶硅层37，作为本发明的一个实施方式，采用化学气象沉积(CVD)装置形成多晶硅层37，所述多晶硅层37的厚度为700至1500
作为本发明的一个实施方式，所述多晶硅层37的厚度为1250
接着对多晶硅层37进行掺杂，对多晶硅层37掺杂的目的是加强多晶硅层37的导电能力，对多晶硅层37掺杂离子为P离子，掺杂的能量范围为10至200KeV，剂量范围为1.0E+14至1.0E+16cm-2。
接着，在多晶硅层37上形成氮氧化硅层38，所述氮氧化硅层38作为蚀刻多晶硅层37的硬掩模，作为本发明的一个实施方式，采用化学气象沉积(CVD)装置形成氮氧化硅层38，所述氮氧化硅层38的厚度为200至300
接着，在氮氧化硅层38上形成第二氧化硅层39，所述第二氧化硅层39作为蚀刻多晶硅层37的硬掩模，作为本发明的一个实施方式，采用化学气象沉积(CVD)装置形成第二氧化硅层39，所述第二氧化硅层39的厚度为50至100
参照图1G，采用现有光刻和蚀刻技术，在第二氧化硅层39上形成光刻胶，定义出每个区域的栅极形状，然后以光刻胶为掩模蚀刻第二氧化硅层39和氮氧化硅层38，然后去除光刻胶，以第二氧化硅层39和氮氧化硅层38为掩模，继续蚀刻多晶硅层37，直至暴露出第I区域的栅介质层36a、36b和第II区域的栅介质层36c、36d，最终形成第i、ii、iii及iv区域的栅极37a、37b、37c及37d。
然后，去除栅极37a、37b、37c及37d上残留的第二氧化硅层39以及氮氧化硅层38。去除第二氧化硅层39和氮氧化硅层38为本技术领域人员公知技术，作为本发明的一个实施方式，采用氢氟酸和热磷酸溶液湿法刻蚀相继去除第二氧化硅层39以及氮氧化硅层38。
最后，在800℃下对栅极37a、37b、37c及37d进行氧化，形成第三氧化硅层40，所述形成第三氧化硅层40的厚度范围为10至20
形成第三氧化硅层40的目的为保护多晶硅栅37a、37b、37c及37d的边缘部分的栅介质层。
参照图1H，在栅极37a、37b、37c及37d两侧分别形成第一侧墙41，所述形成第一侧墙41的目的为防止后续工艺形成的晶体管的源/漏延伸区之间的横向穿透(lateral diffusion)。形成第一侧墙41的工艺步骤包括，在暴露出的第I区域的栅介质层36a、36b和第II区域的栅介质层36c、36d上以及第三氧化硅层40上形成氮化硅层，所述氮化硅层厚度为50至150
然后刻蚀氮化硅层，形成第一侧墙41。
图1I和1J为在栅介质层36c和栅介质层36a中形成电荷陷阱51和电荷陷阱54工艺。首先参照图1I，在半导体衬底31的第I区域和第II区域形成第一光刻胶50，采用现有光刻技术，定义出第II区域的第iii区域，然后向第iii区域进行第一离子注入42，所述第一离子注入42的离子为氮离子、硅离子、锗离子或者铪离子，所述第一离子注入42的能量和第一离子注入的角度根据注入离子的种类和栅极厚度确定，剂量范围为1.0E+11至1.0E+15cm-2，经过第一离子注入42之后，在栅介质层36c中形成高密度的Si基团或者Ge基团，或者Si-Si或者Ge-Ge基团，如果注入的是铪离子，会在氧化硅或者氮化硅中形成二氧化铪基团等，这些基团对电子或者空穴具有捕获作用，形成电荷陷阱51，形成电荷陷阱51后，第i区域的栅介质层36a为电荷陷阱区，所述第ii区域的栅介质层36b为非电荷陷阱区，然后去除第一光刻胶50。
本发明中第一离子注入角度图示为0°，也可以采用大角度(比如30°或者60°)、或者通过把半导体衬底旋转进行多步离子注入，注入的以形成电荷陷阱的离子会位于栅介质层36c的边缘，这些位于栅介质层36c边缘的电荷陷阱具有存储电荷的功能，在下文中，所有形成电荷陷阱的离子注入包括第一离子注入、第二离子注入的角度均为0°至60°，为了简化，本文附图中仅图示为0°，下文对此将不再赘述。
本发明的在栅介质层中形成电荷陷阱的离子注入包括第一离子注入和第二离子注入步骤以及下文的消除电荷陷阱的离子注入包括第一离子注入和第二离子注入步骤在形成栅极之后进行，还可以在形成栅介质层之后，在栅介质层上生长一层牺牲层，所述牺牲层可以为氧化硅、氮化硅、氮氧化硅及其组合，然后形成电荷陷阱或者消除电荷陷阱，去除牺牲层，然后在栅介质层上形成栅极，在此不应过多限制本发明的保护范围。
作为本发明的一个优化实施方式，第一离子注入42的离子为氮离子，注入的氮离子的能量为50至200KeV，剂量为1.0E+11至1.0E+15cm-2，本发明的第iii区域的栅极37c以及栅介质层36c的厚度分别为1250
和55
注入的氮离子的能量为150KeV，剂量为2.0E+12cm-2，注入后在栅极37c下的栅介质层36c中形成的电荷陷阱51的密度为大于1.0E+10cm-2。
作为本发明的另一个优化实施方式，第一离子注入42注入的离子为Ge离子，注入锗离子的能量为200至800KeV，注入锗离子的剂量为1.0E+11至1.0E+15cm-2，本发明的第iii区域的栅极37c以及栅介质层36c的厚度分别为1250和55
注入的锗离子的能量为600KeV，剂量为2.0E+12cm-2，注入后在栅极37c下的栅介质层层36c中形成的电荷陷阱51的密度为大于1.0E+10cm-2。
然后，参照图1J，在第I区域的第i区域的栅极37a下面的栅介质层36a中形成电荷陷阱54，工艺步骤为：在半导体衬底31的第I区域和第II区域形成第二光刻胶52，采用现有光刻技术，定义出第I区域的第i区域的形状，然后向第i区域进行第二离子注入53，所述第二离子注入53的离子为氮离子、硅离子、锗离子或者铪离子，所述第二离子注入53的能量根据注入离子的种类和栅极厚度确定，剂量为1.0E+11至1.0E+15cm-2，经过第二离子注入53之后，在栅介质层36a中形成高密度的Si基团或者Ge基团，或者Si-Si或者Ge-Ge基团，如果注入的是铪离子，会在氧化硅或者氮化硅中形成二氧化铪基团等，这些基团对电子或者空穴具有捕获作用，形成电荷陷阱54，形成电荷陷阱54后，第iii区域的栅介质层36c为电荷陷阱区，所述第iv区域的栅介质层36d为非电荷陷阱区，然后去除第二光刻胶52。
作为本发明的一个优化实施方式，第二离子注入53的离子为硅离子，注入的硅离子的能量为200至800KeV，剂量为1.0E+11至1.0E+15cm-2，本发明的第iii区域的栅极37c以及栅介质层36c的厚度分别为1250
和55
注入的氮离子的能量为550KeV，剂量为5.0E+12cm-2，注入后在栅极37a下的栅介质层36a中形成的电荷陷阱51的密度为大于1.0E+10cm-2。
作为本发明的另一个优化实施方式，第二离子注入53注入的离子为铪离子，注入铪离子能量为200至800KeV，剂量为1.0E+11至1.0E+15cm-2，本发明的第iii区域的栅极37c以及栅介质层36c的厚度分别为1250
和55
注入的氮离子的能量为700KeV，剂量为8.0E+12cm-2，注入后在栅极37a下的栅介质层36a中形成的电荷陷阱51的密度为大于1.0E+10cm-2。
参照图1K，在半导体衬底31的第i区域的栅极37a两侧形成第一源/漏延伸区44，所述形成第一源/漏延伸区44工艺步骤为：首先在半导体衬底31的第I区域和第II区域形成第三光刻胶55，接着采用现有的光刻技术定义出第i区域，然后向第i区域进行第一源/漏延伸区离子注入43，本发明中，所述第一源/漏延伸区离子注入43的离子采用砷离子或者锑离子，由于砷离子或者锑离子比较大，注入后，在半导体衬底31中不容易发生扩散，即使进行退火后，砷离子或者锑离子扩散的位置也不大，这样第一源/漏延伸区44与半导体衬底31的p阱34之间形成的N结比较浅和窄，在进行存储电荷时候，在N结附近的内电场被加强，使得热载流子更容易隧穿薄薄的PN结进入栅极37a下的栅介质层36a。最后去除第三光刻胶55。这里需要注意的是，本发明所有源/漏延伸区离子注入的角度均为0°。
作为本发明的一个实施方式，向半导体衬底31中进行第一源/漏延伸区离子注入43，所述第一源/漏延伸区离子注入43的离子为砷离子，所述第一源/漏延伸区离子注入43的能量为5至50KeV，剂量为1.0E+12至1.0E+15cm-2，相对应地，注入后，在半导体衬底31中形成的第一源/漏延伸区44的深度为不大于200nm。
参照图1L，在半导体衬底31的第ii区域的栅极37b的两侧形成第二源源/漏延伸区45，所述第二源/漏延伸区45的工艺步骤为：首先在半导体衬底31的第I区域和第II区域形成第四光刻胶56，接着采用现有的光刻技术定义出第ii区域，然后向第ii区域进行第二源/漏延伸区离子注入57，本发明中，所述第二源/漏延伸区离子注入57的离子采用磷离子、砷离子、锑离子或者它们的组合，进行第二源/漏延伸区离子注入57之后，在半导体衬底31的p阱34中位于第ii区域的栅极37b的两侧形成第二源/漏延伸区45。最后去除第四光刻胶56。
作为本发明的一个实施方式，向半导体衬底31中进行第二源/漏延伸区离子注入57，所述第二源/漏延伸区离子注入57的离子为磷离子，所述第二源/漏延伸区离子注入57的能量为5至50KeV，剂量为1.0E+11至1.0E+14cm-2，相对应地，注入后，在半导体衬底31中形成的第二源/漏延伸区45的深度为不大于200nm。
参照图1M，在半导体衬底31的第iii区域的栅极37c的两侧形成第三源/漏延伸区46，所述第三源/漏延伸区46工艺步骤为：首先在半导体衬底31的第I区域和第II区域形成第五光刻胶58，接着采用现有的光刻技术定义出第iii区域，然后向第iii区域进行第三源/漏延伸区离子注入59，本发明中，所述第三源/漏延伸区离子注入59的离子采用砷离子或者锑离子，由于砷离子或者锑离子比较大，注入后，在半导体衬底31中不容易发生扩散，即使进行退火后，砷离子或者锑离子扩散的位置也不大，这样第三源/漏延伸区46与半导体衬底31的p阱34之间形成的N结比较浅和窄，在进行存储电荷时候，在N结附近的内电场被加强，使得热载流子更容易隧穿薄薄的PN结进入栅极37c下的栅介质层36c。最后去除第五光刻胶58。
作为本发明的一个实施方式，向半导体衬底31中进行第三源/漏延伸区离子注入59，所述第三源/漏延伸区离子注入59的离子为砷离子，所述第三源/漏延伸区离子注入59的能量为5至50KeV，剂量为1.0E+12至1.0E+15cm-2，相对应地，注入后，在半导体衬底31中形成的第三源/漏延伸区46的深度为不大于200nm。
参照图1N，在半导体衬底31的第iv区域的栅极37d的两侧形成第四源/漏延伸区47，所述第四源/漏延伸区47的工艺步骤为：首先在半导体衬底31的第I区域和第II区域形成第六光刻胶60，接着采用现有的光刻技术定义出第iv区域，然后向第iv区域进行第四源/漏离子注入61，本发明中，所述第四源/漏离子注入61的离子采用磷离子、砷离子、锑离子或者它们的组合，进行第四源/漏离子注入61之后，在半导体衬底31的p阱34中位于第iv区域的栅极37d的两侧形成第四源/漏延伸区47。最后去除第六光刻胶60
作为本发明的一个实施方式，向半导体衬底31中进行第四源/漏延伸区离子注入61，所述第四源/漏延伸区离子注入61的离子为磷离子，所述第二源/漏延伸区离子注入61的能量为5至50KeV，剂量为1.0E+11至1.0E+14cm-2，相对应地，注入后，在半导体衬底31中形成的第四源/漏延伸区47的深度为不大于200nm。
所述第一源/漏延伸区44、第二源/漏延伸区45、第三源/漏延伸区46及第四源/漏延伸区47共同组成了本发明的源/漏延伸区。
参照图1O，在栅极37a、37b、37c及37d两侧的第一侧墙41上形成第二侧墙48，所述形成第二侧墙48的目的为防止后续工艺形成的晶体管的源/漏极之间的横向穿透(lateral diffusion)。本发明给出一个比较优化的实施方式，包括，在半导体衬底31上形成第四氧化硅层，然后形成第二氮化硅层，接着形成第二氮氧化硅层，所述第二氮氧化硅层用于降低侧墙的局部应力，同时减少侧墙中的缺陷，所述第四氧化硅层、第二氮化硅层及第二氮氧化硅层厚度分为150
200及700
然后依次蚀刻第二氮氧化硅层、第二氮化硅层及第四氧化硅层，形成第二侧墙48。
参照图1P，在半导体衬底31中、栅极37a、37b、37c及37d两侧进行源/漏极注入62，形成第I区域和第II区域的n型MOS晶体管的源/漏极49，所述源/漏极注入62注入的离子为n型离子，比较优化的n型离子为磷离子、砷离子或其组合，作为本发明的一个实施方式，源/漏极注入62注入的离子为磷离子和砷离子，注入的能量范围为20至200KeV，注入的剂量范围为1.0E+14至1.0E+16cm-2，源/漏极注入62之后，形成N型MOS晶体管的源/漏极49，本发明的所有源/漏极注入的角度为0°。
按照常规程序，随后要进行金属化、形成接触孔、形成电极等步骤，由此提供了本发明的半导体存储器，本发明在核心电路区域即第I区域的第i区域的栅介质层中形成电荷陷阱，形成核心半导体存储器电路区域，第ii区域形成核心逻辑电路区域，由于第I区域的栅介质层36a和36b比较薄，此第I区域形成的半导体存储器的可以作为动态随机半导体存储器；同样，本发明在输入输出电路区域即第II区域的第iii区域的栅介质层中进行形成电荷陷阱，形成输入输出半导体存储电路区域，在第iv区域形成输入输出逻辑电路区域，由此形成了另外一种半导体存储器结构，此第II区域栅介质层36c和36d的厚度比较厚，保存电荷的能力比较强，因此可以作为非挥发性随机半导体存储器。
基于上述工艺实施后，形成的半导体存储器结构如图1P所示，所述半导体存储器包括半导体衬底31，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；半导体衬底31上依次形成有栅介质层和栅极；半导体衬底的第I区域和第II区域分别形成有源/漏延伸区47和源/漏极49，在栅极上加电压，在半导体衬底中形成的导电沟道把相应的源/漏极49相电连接；所述第i区域的栅介质层36a和第iii区域的栅介质层36c为电荷陷阱区，所述第ii区域的栅介质层和第iv区域的栅介质层36b和36d为非电荷陷阱区。
本发明给出的实施例为在半导体衬底31的第I区域的第i区域和第II区域的第iii区域均形成半导体存储器区域即分别形成核心半导体存储器电路区域和输入输出半导体存储器电路区域，在第I区域的第ii区域和第II区域的第iv区域形成逻辑电路区域即分别形成核心逻辑电路区域和输入输出逻辑电路区域，还可以通过把第I区域的第i区域和第II区域的第iii区域中任意之一形成半导体存储器电路区域，在此不应过多限制本发明的保护范围。
本发明还给出另外一种半导体存储器的形成方法，在下面实施例中，采用p型硅衬底作为半导体衬底301，采用n型MOS晶体作为半导体存储器，采用氧化硅、氮化硅或者它们的组合作为第I区域和第II区域的栅极的第二介质层306和第三介质层306a，晶体管的栅极采用多晶硅层307。具体步骤包括：参照图2A，半导体衬底301按照电路功能分为第I区域和第II区域，所述第I区域为核心电路区域，第II区域为输入输出电路区域，第I区域又分为第i区域和第ii区域，所述第i区域为核心存储电路区域，第ii区域为核心逻辑电路区域，所述第II区域分为第iii区域和第iv区域，所述第iii区域为输入输出存储电路区域，第iv区域为输入输出逻辑电路区域。
在半导体衬底301中形成有浅沟槽302、深n阱303、p阱304；在半导体衬底301的第I区域形成有栅介质层306a和306b、第II区域形成有栅介质层306c和306d；在第I区域的栅介质层306a和306b和第II区域的栅介质层306c和306d上分别形成有栅极307a、307b、307c及307d；在栅极307a、307b、307c及307d的两侧形成有第一侧墙401。形成所述结构的工艺参照第一实施例的图1A至1H。
所述栅介质层306a和306b以及栅介质层306c和306d为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质材料，所述高k介质材料自身带有电荷陷阱501，所述电荷陷阱501为制备形成上述高k介质材料过程中形成，这些栅介质层306a和306b以及栅介质层306c和306d中的电荷陷阱501可以捕获电荷达到存储电荷的目的，但是在逻辑电路区域，由于这些电荷陷阱501的存在会导致逻辑电路中的MOS晶体管的阈值电压的不稳定，因此需要减少甚至消除这些电荷陷阱501。
图2B和2C为在栅介质层306d和栅介质层306b中消除电荷陷阱501工艺，下面分别加以说明，首先参照图2B，在半导体衬底301的第I区域和第II区域形成第一光刻胶500，采用现有光刻技术，定义出第II区域的第iv区域的栅极307d的形状，然后向第iv区域的栅极307d下进行第一离子注入402，所述第一离子注入402的离子为氟离子或者氮离子，所述第一离子注入402的能量根据注入离子的种类和栅极307d的厚度确定，剂量为1.0E+11至1.0E+15cm-2，经过第一离子注入402之后，栅介质层306d中的电荷陷阱501被有效消除，形成非电荷陷阱区，第iii区域的栅介质层为电荷陷阱区，从而抑制由于栅介质层306d中的电荷陷阱501的存在导致的阈值电压的不稳定。然后去除第一光刻胶500。
作为本发明的一个优化实施方式，第一离子注入402注入的离子为氟离子，因此注入的氟离子的能量范围为50至200Kev，注入氟离子的剂量为1.0E+11至1.0E+15cm-2，本发明的离子注入以消除电荷陷阱的离子注入角度均为0°，以便于消除本发明所有逻辑电路区域的栅介质层中的电荷陷阱，下文将不再赘述。本发明的第iv区域的栅极307d以及栅介质层306d的厚度分别为1250和55
因此注入的氟离子的能量为150KeV，注入的剂量为3.0E+14cm-2，注入后减少甚至消除了栅介质层306d中的电荷陷阱501。
作为本发明的另一个优化实施方式，第一离子注入402注入的离子为氮离子，注入氮离子的能量为50至200Kev，注入氮离子的剂量为1.0E+11至1.0E+15cm-2，本发明的第iv区域的栅极307d以及栅介质层306d的厚度分别为1250
和55
因此注入的氮离子的能量为100KeV，注入的剂量为2.0E+14cm-2，注入后减少甚至消除了栅介质层306d中的电荷陷阱501。
然后，参照图2C，在第I区域的第ii区域的栅极307b下面的栅介质层306b中消除电荷陷阱501，工艺步骤为：在半导体衬底301的第I区域和第IV区域形成第二光刻胶502，采用现有光刻技术，定义出第I区域的第ii区域的栅极307b的形状，然后向第ii区域的栅极307b下进行第二离子注入503，所述第二离子注入503的离子为氮离子或者氟离子，所述第二离子注入503的能量根据注入离子的种类和栅极厚度确定，剂量为1.0E+11至1.0E+15cm-2，经过第二离子注入503之后，栅介质层306b中的电荷陷阱501被有效消除，形成非电荷陷阱区，第i区域为电荷陷阱区，从而抑制了由于栅介质层306b中的电荷陷阱501的存在导致的阈值电压的不稳定，然后去除第二光刻胶502。
作为本发明的一个优化实施方式，第二离子注入503注入的离子为氟离子，注入的氟离子的能量为50至200KeV，注入氟离子的剂量为1.0E+11至1.0E+15cm-2，本发明的第ii区域的栅极307b以及栅介质层306b的厚度分别为1250
和23
因此注入的氟离子的能量为150KeV，注入氟离子的剂量为5.0E+14cm-2，注入后减少了栅极307b下栅介质层306b中的电荷陷阱501。
作为本发明的另一个优化实施方式，第二离子注入503注入的离子为氮离子，因此注入氮离子的能量为50至200Kev，注入氮离子的剂量为1.0E+11to 1.0E+15cm-2，本发明的第ii区域的栅极307b以及栅介质层306b的厚度分别为1250
和23因此注入的氮离子的能量为130KeV，注入氮离子的剂量为3.0E+13cm-2，注入后减少甚至消除了栅极307b下栅介质层306b中的电荷陷阱501。
参照图2D，在半导体衬底301的第i区域的栅极307a两侧形成第一源/漏延伸区404，所述第一源/漏延伸区404工艺步骤为：首先在半导体衬底301的第I区域和第II区域形成第三光刻胶505，接着采用现有的光刻技术定义出第i区域，然后向第i区域进行第一源/漏延伸区离子注入403，本发明中，所述第一源/漏延伸区离子注入403的离子采用砷离子或者锑离子，由于砷离子或者锑离子比较大，注入后，在半导体衬底301中不容易发生扩散，即使进行退火后，砷离子或者锑离子扩散的位置也不大，这样第一源/漏延伸区404与半导体衬底301的p阱304之间形成的PN结比较浅和窄，在进行存储电荷时候，在PN结附近的内电场被加强，使得热载流子更容易隧穿薄薄的PN结进入栅极307a下的栅介质层306a。
作为本发明的一个实施方式，向半导体衬底301中进行第一源/漏延伸区离子注入403，所述第一源/漏延伸区离子注入403的离子为砷离子或者锑离子，所述第一源/漏延伸区离子注入403的能量为5至50KeV，剂量为1.0E+12至1.0E+15cm-2，相对应地，在半导体衬底301中形成的第一源/漏延伸区404的深度为不大于200nm。
参照图2E，在半导体衬底301的第ii区域的栅极307b的两侧形成第二源/漏延伸区405，所述第二源/漏延伸区405的工艺步骤为：首先在半导体衬底301的第I区域和第II区域形成第四光刻胶506，接着采用现有的光刻技术定义出第ii区域，然后向第ii区域进行第二源/漏延伸区离子注入507，本发明中，所述第二源/漏延伸区离子注入507的离子采用磷离子、砷离子、锑离子或者它们的组合，进行第二源/漏延伸区离子注入507之后，在半导体衬底301的p阱304中位于第ii区域的栅极307b的两侧形成第二源/漏延伸区405。
作为本发明的一个实施方式，向半导体衬底301中进行第二源/漏延伸区离子注入507，所述第二源/漏延伸区离子注入507的离子为磷离子，所述第二源/漏延伸区离子注入507的能量为5至50KeV，剂量为1.0E+11至1.0E+14cm-2，相对应地，在半导体衬底301中形成的第二源/漏延伸区405的深度为不大于200nm。
参照图2F，在半导体衬底301的第iii区域的栅极307c的两侧形成第三源/漏延伸区406，所述第三源/漏延伸区406工艺步骤为：首先在半导体衬底301的第I区域和第II区域形成第五光刻胶508，接着采用现有的光刻技术定义出第iii区域，然后向第iii区域进行第三源/漏延伸区离子注入509，本发明中，所述第三源/漏延伸区离子注入509的离子采用砷离子或者锑离子，由于砷离子或者锑离子比较大，注入后，在半导体衬底301中不容易发生扩散，即使进行退火后，砷离子或者锑离子扩散的位置也不大，这样第三源/漏延伸区406与半导体衬底301的p阱304之间形成的PN结比较浅和窄，形成突变结，在进行存储电荷时候，在PN结附近的内电场被加强，使得热载流子更容易隧穿PN结进入栅极307c下的栅介质层306c。
作为本发明的一个实施方式，向半导体衬底301中进行第三源/漏延伸区离子注入509，所述第三源/漏延伸区离子注入509的离子为砷离子，所述第三源/漏延伸区离子注入509的能量为5至50KeV，剂量为1.0E+12至1.0E+15cm-2，相对应地，在半导体衬底301中形成的第三源/漏延伸区406的深度为不大于200nm。
参照图2G，在半导体衬底301的第iv区域的栅极307d的两侧形成第四源/漏延伸区407，所述第四源/漏延伸区407的工艺步骤为：首先在半导体衬底301的第I区域和第II区域形成第六光刻胶600，接着采用现有的光刻技术定义出第iv区域，然后向第iv区域进行第四源/漏延伸区离子注入601，本发明中，所述第四源/漏延伸区离子注入601的离子采用磷离子、砷离子、锑离子或者它们的组合，进行第四源/漏延伸区离子注入601之后，在半导体衬底301的p阱304中位于第iv区域的栅极307d的两侧形成第四源/漏延伸区407。
作为本发明的一个实施方式，向半导体衬底301中进行第四源/漏延伸区离子注入601，所述第四源/漏延伸区离子注入601的离子为磷离子，所述第四源/漏离子注入601的能量为5至50KeV，剂量为1.0E+11至1.0E+14cm-2，相对应地，在半导体衬底301中形成的第四源/漏延伸区407的深度为不大于200nm。
所述第一源/漏延伸区404、第二源/漏延伸区405、第三源/漏延伸区406及第四源/漏延伸区407共同组成了本发明的源/漏延伸区。
参照图2H，在栅极307a、307b、307c及307d两侧的第一侧墙401上形成第二侧墙408，所述形成第二侧墙408的目的为防止后续工艺形成的晶体管的源/漏极之间的横向穿透(lateral diffusion)。本发明给出一个比较优化的实施方式，包括，在半导体衬底上形成第四氧化硅层，然后形成第二氮化硅层，接着形成第二氮氧化硅层，所述第二氮氧化硅层用于降低侧墙的局部应力，同时减少侧墙中的缺陷，所述第四氧化硅层、第二氮化硅层及第二氮氧化硅层厚度分为150
200
及700
然后依次蚀刻第二氮氧化硅层、第二氮化硅层及第四氧化硅层，形成第二侧墙48。
参照图2I，在半导体衬底301上栅极307a、307b、307c及307d的两侧进行源/漏极注入602，形成第I区域和第II区域的n型MOS晶体管的源/漏极409，所述源/漏极注入602注入的离子为n型离子，比较优化的n型离子为磷离子、砷离子或者它们的组合，作为本发明的一个实施方式，源/漏极注入602注入的离子为磷离子和砷离子，注入的能量范围为20至200KeV，注入的剂量范围为1.0E+14至1.0E+16cm-2，源/漏极注入602之后，形成n型MOS晶体管的源/漏极409。
按照常规程序，随后要进行金属化、形成接触孔、形成电极等步骤，由此提供了本发明的半导体存储器，本发明通过在核心电路区域即第I区域的第i区域形成核心半导体存储器电路区域，第ii区域作为核心逻辑电路区域，由于第I区域的栅极307a和307b的栅介质层306a和306b比较薄，此第I区域形成的半导体存储器可以作为动态随机半导体存储器；同样，本发明通过在输入输出电路区域即第II区域的第iii区域形成输入输出半导体存储器电路区域，在第iv区域形成输入输出逻辑电路区域，由此形成了另外一种半导体存储器结构，此第II区域栅介质层306c和306d比较厚，保存电荷的能力比较强，因此可以作为非挥发性随机半导体存储器。
基于上述工艺实施后，形成的半导体存储器结构如图2I所示，所述半导体存储器包括半导体衬底301，所述半导体衬底301包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；半导体衬底301上依次形成有栅介质层和栅极；半导体衬底的第I区域和第II区域分别形成有源/漏延伸区407和源/漏极409，在栅极上加电压，在半导体衬底中形成的导电沟道把相应的源/漏极409相电连接；所述第i区域的栅介质层306a和第iii区域的栅介质层306c为电荷陷阱区，所述第ii区域的栅介质层306b和第iv区域的栅介质层306d为非电荷陷阱区。
本发明还提供一种半导体存储器的形成方法，包括：提供半导体衬底；在半导体衬底上依次形成栅介质层和栅极；在半导体衬底中形成源/漏延伸区；在半导体衬底中形成源/漏极，在栅极上加电压，在半导体衬底中形成的导电沟道把源/漏极相电连接；所述栅介质层中形成有电荷陷阱。
参照图3A，在半导体衬底11上形成浅沟槽12，所述浅沟槽12用于对有源器件之间电学隔离，接着形成深n阱13和p阱14，然后在半导体衬底11中的p阱14上形成栅介质层15，所述栅介质层15为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质层，所述高k介质层自身形成有电荷陷阱16，即栅介质层15为电荷陷阱区。
参照图3B，在栅介质层15上形成栅极17和第三氧化硅层18，接着在栅极17两侧形成第一侧墙19，然后在半导体衬底11中、栅极17的两侧形成源/漏延伸区20，所述源/漏延伸区20为通过源/漏延伸区离子注入形成，所述源/漏延伸区离子注入的离子为砷离子、锑离子、磷离子或者它们的组合，作为本发明的一个实施方式，源/漏延伸区离子注入的离子为砷离子。
参照图3C，在栅极17两侧的第一侧墙19上形成第二侧墙21，然后在半导体衬底11中、栅极17两侧形成源/漏极22。
基于上述工艺实施以后，形成的半导体存储器如图3C所示，所述半导体存储器包括半导体衬底11；依次位于半导体衬底上的栅介质层15和栅极17；半导体衬底中形成的源/漏延伸区20；半导体衬底中形成的源/漏极22，在栅极上加电压，在半导体衬底中形成的导电沟道把源/漏极22相电连接；所述栅介质层15中为电荷陷阱区。
本发明还给出一种半导体存储器的形成方法，参照图4A所示，在半导体衬底11’上形成浅沟槽12’，接着形成深n阱13’和p阱14’，然后在半导体衬底11’上形成栅介质层15’，所述栅介质层15’为由氧化硅、氮化硅或者它们的组合构成。
参照图4B，在栅介质层15’上形成栅极17’和第三氧化硅层18’，接着在栅极17’两侧形成第一侧墙19’，然后在半导体衬底11’中、栅极17’的两侧形成源/漏延伸区20’。
参照图4C，对栅介质层15’进行离子注入23，在栅介质层15’中形成电荷陷阱16’，所述栅介质层15’为电荷陷阱区，所述离子注入23的离子为硅离子、锗离子、氮离子或者铪离子，所述离子注入23的剂量为1.0E+11至1.0E+15cm-2，所述离子注入23的能量根据所注入的离子的种类、栅极的厚度确定。离子注入23之后在栅介质层15’中形成电荷陷阱16’，因此栅介质层15’为电荷陷阱区。
作为本发明的一个实施方式，离子注入23的离子为氮离子，剂量为1.0E+11至1.0E15cm-2。
作为本发明的另一个实施方式，离子注入23的离子为锗离子，剂量为1.0E+11至1.0E+13cm-2。
参照图4D，在栅极17’两侧的第一侧墙19’上形成第二侧墙21’，然后在半导体衬底11中、栅极17两侧形成源/漏极22’。
基于上述工艺实施以后，形成的半导体存储器如图4D所示，所述半导体存储器包括半导体衬底11’；依次位于半导体衬底上的栅介质层15’和栅极17’；半导体衬底中形成的源/漏延伸区20’；半导体衬底中形成的源/漏极22’，在栅极上加电压，在半导体衬底中形成的导电沟道把源/漏极22’相电连接；所述栅介质层15’为电荷陷阱区。
本发明还提供一种半导体存储器的形成方法，包括：提供半导体衬底，所述半导体衬底分为第IA区域和第IB区域；在半导体衬底上依次形成栅介质层和栅极；半导体衬底的第IA区域和第IB区域分别形成有源/漏延伸区；半导体衬底的第IA区域和第IB区域分别形成有源/漏极，在栅极上加电压，在半导体底中形成的导电沟道把相应的源/漏极相电连接；所述第IA区域的栅介质层中形成有电荷陷阱，所述第IB区域的栅介质层中无电荷陷阱。
参照图5A，首先提供半导体衬底101，所述半导体衬底101分为第IA区域和第IB区域，在半导体衬底101上形成浅沟槽102，接着在半导体衬底101中形成深n阱104和p阱105，然后在半导体衬底101上形成栅介质层103a和103b，所述栅介质层103a和103b为由氧化硅、氮化硅或者它们的组合构成。
参照图5B，在述半导体衬底101的第IA区域和第IB区域形成栅极106a和栅极106b，在栅极106a和106b上形成第三氧化硅层107，接着在栅极106a和栅极106b两侧形成第一侧墙108。
参照图5C，采用现有光刻技术，定义出第IA区域，采用光刻胶114掩盖住第IB区域，对第IA区域的栅介质层103a中进行离子注入109以形成电荷陷阱110，所述离子注入109的离子为硅离子、锗离子、氮离子或者铪离子，所述离子注入109的剂量为1.0E+11至1.0E+15cm-2，所述离子注入109的能量根据所注入的离子的种类、栅极的厚度确定。离子注入109之后在栅介质层103a中形成电荷陷阱110，栅介质层103a为电荷陷阱区，栅介质层103b为非电荷陷阱区。
作为本发明的一个实施方式，离子注入109的离子为氮离子，剂量为1.0E+11至1.0E15cm-2。
作为本发明的另一个实施方式，离子注入109的离子为锗离子，剂量为1.0E+11至1E15cm-2。
参照图5D，在半导体衬底101中、栅极106a和106b的两侧形成源/漏延伸区111，接着在栅极106a和106b两侧的第一侧墙108上形成第二侧墙111，然后在半导体衬底101中、栅极106a和106b的两侧形成源/漏极113。
基于上述工艺实施以后，形成的半导体存储器结构如图5D所示，所述半导体衬底101包括第IA区域和第IB区域，依次位于半导体衬底101上的栅介质层103a和103b以及栅极106a和106b；半导体衬底101的第IA区域和第IB区域分别形成有源/漏延伸区112；半导体衬底101的第IA区域和第IB区域分别形成有源/漏极113，在栅极106a、106b上加电压，在半导体衬底101中形成的导电沟道把相应的源/漏极113相电连接；所述第IA区域的栅介质层103a为电荷陷阱区，所述第IB区域的栅介质层103b为非电荷陷阱区。由此第IA区域的MOS晶体管形成半导体存储器区域，第IB区域的MOS晶体管形成第IA区域的半导体存储器的逻辑电路区域。
本发明还给出一种半导体存储器的形成方法，参照图6A，首先提供半导体衬底101’，所述半导体衬底101’分为第IA区域和第IB区域，在半导体衬底101’上形成浅沟槽102’，接着在半导体衬底101’中形成深n阱104’和p阱105’，然后在半导体衬底101’上形成栅介质层103a’和103b’，所述栅介质层103’为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质层，所述高k介质层自身含有电荷陷阱106’。
参照图6B，在述半导体衬底101’的第IA区域和第IB区域形成栅极107a’和栅极107b’，在栅极107a’和107b’上形成第三氧化硅层108’，接着在栅极107a’和栅极107b’两侧形成第一侧墙109’。
参照图6C，采用现有光刻技术，定义出第IB区域，采用光刻胶114’掩盖住第IA区域，然后向第IB区域进行离子注入110’，所述离子注入110’的离子为氟离子或者氮离子，所述离子注入110’的能量根据注入离子的种类和栅极107b’的厚度确定，剂量为1.0E+11至1.0E+15cm-2，经过离子注入110’之后，栅介质层107b’中的电荷陷阱106’被有效消除，从而抑制由于栅介质层306b’中的电荷陷阱106’的存在导致的阈值电压的不稳定。然后去除光刻胶114’。
作为本发明的一个优化实施方式，离子注入110’注入的离子为氟离子，因此注入的氟离子的能量范围为50至200Kev，注入氟离子的剂量范围为1.0E+11至1.0E+15cm-2，注入后减少甚至消除了栅极107b’下栅介质层103b’中的电荷陷阱106’。
作为本发明的另一个优化实施方式，离子注入110’注入的离子为氮离子，注入氮离子的能量为50至200Kev，注入氮离子的剂量为1.0E+11至1.0E+15cm-2，注入后减少甚至消除了栅极107b’下栅介质层103b’中的电荷陷阱106’。
参照图6D，在半导体衬底101’中、栅极107a’和107b’的两侧形成源/漏延伸区112’，接着在栅极107a’和107b’两侧的第一侧墙109’上形成第二侧墙111’，然后在半导体衬底101’中、栅极107a’和107b’的两侧形成源/漏极113’。
基于上述工艺实施以后，形成的半导体存储器结构如图6D所示，所述半导体衬底101’包括第IA区域和第IB区域，依次位于半导体衬底101’上的栅介质层103a’和103b’以及栅极107a’和107b’；半导体衬底101’的第IA区域和第IB区域分别形成有源/漏延伸区112’；半导体衬底101’的第IA区域和第IB区域分别形成有源/漏极113’，在栅极上加电压，在半导体衬底101’中形成的导电沟道把相应的源/漏极113’相电连接；所述第IA区域的栅介质层103a’中为电荷陷阱区，所述第IB区域的栅介质层103b’为非电荷陷阱区。由此第IA区域的MOS晶体管形成半导体存储器区域，第IB区域的MOS晶体管形成第IA区域的半导体存储器的逻辑电路区域。
本发明的半导体存储器的编程和擦除可以通过沟道热载流子(Channel-hot carriers)注入或者带带隧穿热载流子(Band-to-band induced hotcarriers)注入的方式实现，下面给出本发明的上述实施例的半导体存储单元进行编程、读出及擦除等工作原理描述：
图7A为本发明制备的半导体存储器单元700的结构示意图，包括半导体衬底701、形成于半导体衬底701中的源极延伸区702、漏极延伸区703、源极704以及漏极705，形成于半导体衬底701上的栅介质层708、栅极706，在栅极706上加上不小于该半导体存储器单元700的阈值电压，在半导体衬底701中形成的沟道把源极704和漏极705相电连接。存储单元700通过外围电路分别给栅极706加电压Vg、源极704加电压Vs、漏极705加电压Vd和半导体衬底701加电压Vb。
本发明的存储单元700可以通过沟道热载流子(Channel-hot carriers)注入实现编程操作，若存储单元700为n型沟道，若欲将数据存入如图7A所示的存储单元700，则外围电路首先通过行向字线将大于存储单元700阈值电压Vg加到栅极706的上，使栅极706下面的半导体衬底701中产生n型电子沟道，外围电路将需要存储的数据通过列向位线在存储单元700的漏极705上加正电压Vd或者源极702上正电压Vs，作为本发明的一个实施方式，栅极电压Vg为3.3V，漏极电压Vd为3.3V，源极电压Vs为0V，半导体衬底电压Vb为0V，在漏极电压Vd下，由于漏极延伸区702与衬底701之间形成的PN结比较窄，在靠近漏极705附近的沟道和PN结中的电场很强，在沟道中形成的电子在靠近漏极705附近的PN结时候被PN结中的强电场加速，形成热电子，然后热电子通过离化作用，在漏极705附近呈级数增长，这些热电子的能量足够大，根据热发射机制，这些热电子克服界面的势垒进入栅介质层708中的漏端707，同时在半导体衬底电压Vb为0V条件下，漏极705附近产生的空穴被移走。图5A中实线箭头方向表示流向漏端707中的电子流方向。
同样地，作为本发明的另一个实施方式，通过把漏极电压Vd和源极电压Vs倒置，比如漏极电压Vd为0V，源极电压Vs为3.3V，栅极电压Vg为3.3V，半导体衬底电压Vb为0V，因此在沟道中形成的电子在靠近源极704附近的PN结时候被PN结中的强电场加速，形成热电子，然后热电子通过离化作用，在源极704附近呈级数增长，这些热电子的能量足够大，根据热发射机制，这些热电子克服界面的势垒进入栅介质层708中的源端709，图7A中虚线箭头方向表示流向源端709中的电子流的方向。
本发明通过相继施加正的源极电压Vs和漏极电压Vd，本发明的存储单元700可以实现两字节编程。
若存储单元700为p型沟道，参照图7B所示存储单元700的编程原理，若欲将数据存入如图7B所示的存储单元700，则外围电路通过行向字线使栅极706下面的半导体衬底701中产生空穴沟道，外围电路将需要存储的数据通过列向位线在存储单元700的漏极705或者源极704上加电压Vd或者Vs.作为本发明的一个实施方式，栅极电压Vg为0V，漏极电压Vd为0V，源极电压Vs为3.3V，半导体衬底电压Vb为3.3V，在源极电压Vs下，由于源极延伸区702与半导体衬底701之间形成的PN结比较窄，在靠近源极704附近的沟道和PN结中的电场很强，在沟道中形成的空穴在靠近源极704附近的PN结时候被PN结中的强电场加速，形成热空穴，运行到漏极705附近，然后热空穴通过离化作用，在漏极705附近呈级数增长，这些热空穴的能量足够大，根据热发射机制，这些热空穴克服界面的势垒进入栅介质层708中的漏端707，同时在半导体衬底电压Vb为3.3V条件下，漏极705附近产生的电子被移走，图7B中实线箭头方向表示流向漏端707中的空穴流的方向。
同样地，作为本发明的另一个实施方式，通过把漏极电压Vd和源极电压Vs倒置，比如漏极电压Vd为3.3V，源极电压Vs为0V，栅极电压Vg为0V，半导体衬底电压Vb为3.3V，因此在沟道中形成的空穴在漏极电压Vd下被加速，形成热空穴，然后热空穴通过离化作用，在源极704附近呈级数增长，这些热空穴的能量足够大，根据热发射机制，克服界面的势垒进入栅介质层708中的源端709，图7B中虚线箭头方向表示流向源端709中的空穴流的方向。
本发明通过相继施加源极电压Vs和漏极电压Vd，本发明的存储单元700可以实现两字节编程。
本发明的存储单元700还可以通过带带隧穿热载流子(Band-to-bandtunneling induced hot carriers)注入的方式实现存储操作，下面加以详细描述。
若存储单元700为n型沟道，参照图7C所示存储单元700的编程原理，若欲将数据存入如图7C所示的存储单元700，栅极706电压Vg为0V，因此在沟道中没有反型电子，然后，外围电路将需要存储的数据通过列向位线在存储单元700的漏极705或者源极704上加正电压Vd或者Vs，在漏极电压Vd或者源极电压Vs下，在半导体衬底701中靠近漏极延伸区703或者靠近源极延伸区702中的空穴通过带带隧穿机制(Band-to-Bandtunneling)进入漏极705或者源极704表面，在漏极705或者源极704表面的空穴会在半导体衬底电压Vb作用下流向半导体衬底701，在漏极705或者源极704表面的空穴在经过漏极705或者源极704附近的PN结中时，会在PN结的强电场下加速，形成热空穴，同时通过离化作用产生更多的电子-空穴对，这些热空穴的能量足够大，可以克服界面势垒，进入栅介质层708中的漏端707或者源端709。
作为本发明的一个实施方式，栅极电压Vg为0V，漏极电压Vd为3.3V，源极浮置，半导体衬底电压Vb为0V，因此在靠近漏端707附近通过带带隧穿机制产生空穴，这些空穴在流向半导体衬底701过程中被PN的强电场加速，形成热空穴，这些热空穴通过离化作用产生更多的电子-空穴对，这些产生的空穴会克服界面势垒进入栅介质层708中的漏端707。图7C中实线箭头方向表示流向半导体衬底701的空穴流方向。
作为本发明的另一个实施方式，栅极电压Vg为0V，漏极Vd浮置，源极电压Vs为3.3V，半导体衬底电压Vb为0V，因此在靠近源端709附近通过带带隧穿机制产生空穴，这些空穴在流向半导体衬底701过程中被PN的强电场加速，形成热空穴，这些热空穴通过离化作用产生更多的电子-空穴对，这些产生的空穴会克服界面势垒进入栅介质层708中的源端709。图7C中虚线箭头方向表示流向半导体衬底701的空穴流方向。
如果同时施加源极电压Vs和漏极电压Vd，本发明的存储单元700可以同时实现两字节编程。
若存储单元700为p型沟道，参照图7D，若欲将数据存入存储单元700，首先栅极电压Vg和半导体衬底电压Vb设置为3.3V，因此在沟道中没有反型空穴，然后外围电路将需要存储的数据通过列向位线在存储单元700的漏极705或者源极704上加0V电压，在半导体衬底701中靠近漏极延伸区702或者源极延伸区703的电子会通过带带隧穿机制进入漏极705或者源极704表面，由于漏极延伸区702或者源极延伸区703与衬底701之间形成的PN结比较窄，PN结中的电场很强，这些电子在流回半导体衬底701的时候被PN结的电场加速，形成热电子，这些通过离化作用产生更多的电子-空穴对，这些产生的电子能量足够大，能够克服界面势垒进入栅介质层708中的漏端707或者源端709。
作为本发明的一个实施方式，栅极电压Vg为3.3V，漏极电压Vd为0V，源极浮置，半导体衬底电压Vb为3.3V，因此在靠近漏端707附近通过带带隧穿机制产生电子，这些电子在流向半导体衬底701过程中被PN的强电场加速，形成热电子，这些热电子通过离化作用产生更多的电子-空穴对，这些产生的电子会克服界面势垒进入栅介质层708中的漏端707。图7D中实线箭头方向表示流向半导体衬底701的电子流方向。
作为本发明的另一个实施方式，栅极电压Vg为3.3V，漏极浮置，源极电压Vs为0V，半导体衬底电压Vb为3.3V，因此在靠近源端709附近通过带带隧穿机制产生电子，这些电子在流向半导体衬底701过程中被PN的强电场加速，形成热电子，这些热电子通过离化作用产生更多的电子-空穴对，这些产生的电子会克服界面势垒进入栅介质层708中的源端709。图7d中虚线箭头方向表示流向半导体衬底701的电子流方向。
通过同时施加源极电压Vs和漏极电压Vd，本发明的存储单元700可以实现两字节编程。
通过上述的描述，可以看出，对于单字节的半导体存储器，如果在栅介质层708中只有电子的电荷陷阱，对于n型沟道的存储单元700，可以通过CHE电子注入进行存储(电子存储在栅介质层708中的电荷陷阱中)、通过BBT空穴注入进行擦除(通过空穴注入中和电荷陷阱中的电子)；同样地，对于p型沟道的存储单元700，可以通过BBT电子注入(即电子存储在栅介质层708的电荷陷阱中)、通过CHE热空穴注入(即电子注入到栅介质层708中中和电荷陷阱中的电子)，这种单字节存储和擦除对于电可擦除可编程只读存储器(EEPROM)的功能起着重要的作用。
如果在栅介质层708中的电荷陷阱中仅存在一种陷阱电荷，可以简单地通过福勒-诺丁(Fowler-Nordheim，F-N)或者直接隧穿(通过对电荷陷阱进行空穴注入中和，或者使电子隧穿出陷阱)直至所有电荷陷阱为空(即没有过擦除字节)机制实现整块擦除。然而，如果电子和空穴两种电荷陷阱同时存在，由于局部净电荷的过擦除，可能导致从起初的负电荷连续擦除至正电荷，栅介质材料和电荷陷阱的控制是解决过擦除问题的基本保证。
若需要读取存储单元700的数据，可以通过沟道电流进行存储单元的读取。参照图7E，如果存储单元700为n型沟道，外围电路通过行向字线使栅极706下面的半导体衬底701中产生电子沟道，外围电路通过列向位线向存储单元700加漏极电压Vd，源极电压Vs为0v，如果存储单元700的源端707是被编程过的，存储有负电荷，则存储单元700的漏极电流Id比较小(＜1μA)；如果存储单元700的源端707没有被编程过的，则存储单元700的漏极电流Id比较大(＞10μA)。相反，在源极704加源极电压Vs，漏极电压Vd为0v，如果存储单元700的漏端709是被编程过的，存储有负电荷，则存储单元700的源极电流Is比较小(＜1μA)；如果存储单元700的漏端709没有被编程过的，则存储单元700的源极电流Is比较大(＞10μA)。
通过相继测试漏极电流Id(通过加正向电压)和源极电流Is(负向电压)，可以读取存储单元700的两字节信息。采用类似的方法，可以读取p型沟道的存储单元700的信息。
作为本发明的一个实施方式，栅极电压Vg为3.3V，漏极电压Vd为1V，源极电压Vs为0V，半导体衬底电压Vb为0V，如果存储单元700的漏端709是被编程过的，存储有负电荷，则存储单元700的漏极电流Id比较小(＜1μA)，如果存储单元700的漏端709没有被编程过的，则存储单元700的漏极电流Id比较大(＞10μA)。
作为本发明的另一个实施方式，栅极电压Vg为3.3V，漏极电压Vd为1V，源极电压Vs为0V，半导体衬底电压Vb为0V，如果存储单元700的源端707被编程过的，则存储单元700的源极电流Is比较大(＞10μA)，如果存储单元700的源端707没被编程过，则源极电流Is比较小(＜1μA)。
若需要读取存储单元700的数据，还可以通过带带隧穿电流Id和Is进行读取，所述存储单元为n沟道，栅极电压Vg为0V，因此在沟道中没有反型电子。外围电路通过列向位线在存储单元700的漏极705或者源极704上加正电压Vd和Vs，如果存储单元700的漏端709和源端707)是被编程过的，存储有负电荷，则存储单元700的漏极电流Id和源极电流Is比较小(＜0.1uA)；如果存储单元700的漏端709和源端707没有被编程过的，则存储单元700的漏极电流Id或者源极电流Is比较大(＞1μA)。漏极电流Id和源极电流Is可以同时测得，相反对于p沟道的存储单元700，在漏极705或者源极704上加负电压Vd和Vs，如果存储单元700的漏端709和源端707是被编程过的，存储有负电荷，则存储单元700的漏极电流Id和源极电流Is比较小(＜0.1uA)；如果存储单元700的漏端709和源端707没有被编程过的，则存储单元700的漏极电流Id或者源极电流Is比较大(＞1μA)。。
作为本发明的一个实施方式，栅极电压Vg为0V，漏极电压Vd为1V，源极电压Vs为1V，半导体衬底电压Vb为0V，如果存储单元700的漏端707和源端709是被编程过的，存储有负电荷，则存储单元700的漏极电流Id和源极电流Is比较小(＜0.1μA)。
若存储单元700为p型沟道，作为本发明的一个实施例，栅极电压Vg和半导体衬底电压Vb为0V，漏极电压Vb为-1V，源极电压Vs为-1V.，如果存储单元700的漏端707和源端709是被编程过的，存储有负电荷，则存储单元700的漏极电流Id和源极电流Is比较小(＜0.1uA)。
图8A给出电子被陷在栅介质层中，在电子附近的能带图，图中φ为势能。图中水平的点画线表示栅介质层和半导体衬底中的电场为零(Vg＝Vb＝0V)。参照图8B，如果在半导体衬底中加电压，能带的斜率代表电场的强度，陷在栅介质层中的电子具有三种可能的逃逸机制，(1)直接隧穿，隧穿长度为t，隧穿长度t和物理位置以及内建电场有关系，(2)热激发然后隧穿，温度升高，电子热能增加，有效减小了隧穿长度t；(3)热离化。由图中可以看出，给定栅介质层的厚度，采用高k材料(比如氧化铪的介电常数为15-25)可以有效增加隧穿长度t(比氧化硅或者氮化硅的介电常数4-8)。陷在栅介质层中的电荷保留时间因此和陷阱的势能(φ)、温度、隧穿长度t以及保留时候的电场强度等等有关。
在本发明的第一实施例中，通过在半导体衬底的第I区域即核心电路区域的MOS晶体管的栅介质层中形成电荷陷阱形成核心存储电路区域，通过在第II区域的MOS晶体管的栅介质层中形成电荷陷阱形成输入输出存储电路区域，由于核心电路区域的栅介质层比较薄，相应于图8B中的t值较小，因此陷阱中的电荷比较容易逃逸出陷阱，因此在核心存储电路区域的保留时间比较短，可以用作随机存储器；由于输入输出电路区域的栅介质层比较厚，相应于图8B中的t值较大，因此陷阱中的电荷不容易逃逸出陷阱，因此在输入输出存储电路区域的保留时间比较长，可以用作非挥发型存储器。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (24)
1.一种半导体存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第IA区域和第IB区域；
在半导体衬底上依次形成栅介质层和栅极，所述第IA区域的栅介质层为电荷陷阱区，所述第IB区域的栅介质层为非电荷陷阱区；
半导体衬底的第IA区域和第IB区域形成有源/漏延伸区；
半导体衬底的第IA区域和第IB区域形成有源/漏极，在栅极上加电压，在半导体底中形成的导电沟道把相应的源/漏极相电连接。
2.根据权利要求1所述的半导体存储器的形成方法，其特征在于：栅介质层形成进一步包括：在半导体衬底上形成HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质作为栅介质层，栅介质层自身含有电荷陷阱；在第IB区域的栅介质层中进行离子注入消除电荷陷阱，形成非电荷陷阱区，第IA区域的栅介质层形成电荷陷阱区。
3.根据权利要求2所述的半导体存储器的形成方法，其特征在于：所述离子注入的离子为氟离子或者氮离子，所述离子注入的能量根据栅极和介质层的厚度确定，所述离子注入的剂量为1.0E+11至1.0E+15cm-2。
4.根据权利要求1所述的半导体存储器的形成方法，其特征在于：栅介质层形成进一步包括：在半导体衬底上形成氧化硅、氮化硅或者它们的组合构成栅介质层；在第IA区域的栅介质层中注入离子产生电荷陷阱，形成电荷陷阱区，第IB区域的栅介质层形成非电荷陷阱区。
5.根据权利要求4所述的半导体存储器的形成方法，其特征在于：所述离子注入为硅离子、锗离子、氮离子或者铪离子，所述离子注入的剂量为1.0E+11至1.0E+13cm-2，所述离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述离子注入的角度为0°至60°。
6.根据权利要求1所述的半导体存储器的形成方法，其特征在于：所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
7.一种半导体存储器，包括：
半导体衬底，所述半导体衬底包括第IA区域和第IB区域；
依次位于半导体衬底上的栅介质层和栅极；
半导体衬底的第IA区域和第IB区域形成有源/漏延伸区；
半导体衬底的第IA区域和第IB区域形成有源/漏极，在栅极上加电压，在半导体底中形成的导电沟道把相应的源/漏极相电连接；
其特征在于，所述第IA区域的栅介质层为电荷陷阱区，所述第IB区域的栅介质层为非电荷陷阱区。
8.根据权利要求7所述的半导体存储器，其特征在于：所述栅介质层为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质，栅介质层自身含有电荷陷阱，第IB区域的非电荷陷阱区为通过离子注入消除电荷陷阱形成，第IA区域的栅介质层形成电荷陷阱区。
9.根据权利要求8所述的半导体存储器，其特征在于：所述离子注入的离子为氟离子或者氮离子，所述离子注入的能量根据栅极和介质层的厚度确定，所述离子注入的剂量为1.0E+11至1.0E+15cm-2。
10.根据权利要求7所述的半导体存储器，其特征在于：所述栅介质层为由氧化硅、氮化硅或者它们的组合构成，所述第IA区域的电荷陷阱区为通过离子注入形成，第IB区域的栅介质层形成非电荷陷阱区。
11.根据权利要求10所述的半导体存储器，其特征在于：所述离子为硅离子、锗离子、氮离子或者铪离子，所述离子注入的剂量为1.0E+11至1.0E+13cm-2，所述离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述离子注入的角度为0°至60°。
12.根据权利要求7所述的半导体存储器，其特征在于：所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
13.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；
在半导体衬底的第I区域和第II区域依次形成栅介质层和栅极，所述第i区域和/或第iii区域的栅介质层为电荷陷阱区，第ii区域和/或第iv区域的栅介质层为非电荷陷阱区；
在半导体衬底的第I区域和第II区域分别形成源/漏延伸区；
在半导体衬底的第I区域和第II区域分别形成源/漏极，在栅极加电压，在半导体衬底中形成的导电沟道把相应的源/漏极相电连接。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于：栅介质层形成进一步包括：在半导体衬底上形成HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质作为栅介质层，栅介质层自身含有电荷陷阱；在第ii区域和/或第iv区域的栅介质层中进行第一离子注入和/或第二离子注入消除电荷陷阱，形成非电荷陷阱区，第i区域和/或第iii区域的栅介质层形成电荷陷阱区。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于：所述第一离子注入和/或第二离子注入的离子为氟离子或者氮离子，所述第一离子注入和/或第二离子注入的能量根据离子的种类和栅极的厚度确定，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+15cm-2。
16.根据权利要求13所述的半导体器件的形成方法，其特征在于：栅介质层形成进一步包括：在半导体衬底上形成氧化硅、氮化硅或者它们的组合构成栅介质层；在第i区域和/或第iii区域的栅介质层中进行第一离子注入和/或第二离子注入产生电荷陷阱，形成电荷陷阱区，第ii区域和/或第iv区域形成非电荷陷阱区。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于：所述第一离子注入和/或第二离子注入的离子为硅离子、锗离子、氮离子或者铪离子，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+13cm-2，所述第一离子注入和/或第二离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述第一离子注入和/或第二离子注入的角度为0°至60°。
18.根据权利要求13所述的半导体器件的形成方法，其特征在于：所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
19.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括第I区域和第II区域，所述第I区域为核心电路区域，所述第I区域包括第i区域和第ii区域，所述第II区域为输入输出电路区域，所述第II区域包括第iii区域和第iv区域；
半导体衬底上依次形成有栅介质层和栅极；
半导体衬底的第I区域和第II区域分别形成有源/漏延伸区；
半导体衬底的第I区域和第II区域分别形成有源/漏极，在栅极上加电压，在半导体衬底中形成的导电沟道把相应的源/漏极相电连接；
其特征在于，所述第i区域和/或第iii区域的栅介质层为电荷陷阱区，所述第ii区域和/或第iv区域的栅介质层为非电荷陷阱区。
20.根据权利要求19所述的半导体器件，其特征在于：所述栅介质层为HfO2、Al2O3、La2O3、HfSiON或者HfAlO2的高k介质，栅介质层自身含有电荷陷阱，第ii区域和/或第iv区域的非电荷陷阱区为通过第一离子注入和/或第二离子注入消除电荷陷阱形成，第i区域和/或第iii区域的栅介质层形成电荷陷阱区。
21.根据权利要求20所述的半导体器件，其特征在于：所述第一离子注入和/或第二离子注入的离子为氟离子或者氮离子，所述第一离子注入和/或第二离子注入的能量根据离子的种类和栅极的厚度确定，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+15cm-2。
22.根据权利要求19所述的半导体器件，其特征在于：所述栅介质层为由氧化硅、氮化硅或者它们的组合构成，所述第i区域和/或第iii区域的电荷陷阱区为通过第一离子注入和/或第二离子注入形成，第ii区域和/或第iv区域形成非电荷陷阱区。
23.根据权利要求22所述的半导体器件，其特征在于：所述第一离子注入和/或第二离子注入的离子为硅离子、锗离子、氮离子或者铪离子，所述第一离子注入和/或第二离子注入的剂量为1.0E+11至1.0E+13cm-2，所述第一离子注入和/或第二离子注入的能量根据所注入的离子的种类、栅极厚度确定，所述第一离子注入和/或第二离子注入的角度为0°至60°。
24.根据权利要求19所述的半导体器件，其特征在于：所述半导体存储器包括n型沟道半导体存储器和p型沟道半导体存储器，所述n型沟道半导体存储器的源/漏延伸区离子注入的离子为砷离子或者锑离子，所述p型沟道半导体存储器的源/漏延伸区离子注入的离子为铟离子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610147320A CN100590853C (zh) | 2006-12-15 | 2006-12-15 | 半导体存储器及其形成方法 |
| US11/871,127 US20080145985A1 (en) | 2006-12-15 | 2007-10-11 | Embedded semiconductor memory devices and methods for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200610147320A CN100590853C (zh) | 2006-12-15 | 2006-12-15 | 半导体存储器及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101202250A true CN101202250A (zh) | 2008-06-18 |
| CN100590853C CN100590853C (zh) | 2010-02-17 |
Family
ID=39517317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610147320A Active CN100590853C (zh) | 2006-12-15 | 2006-12-15 | 半导体存储器及其形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080145985A1 (zh) |
| CN (1) | CN100590853C (zh) |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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