CN109545792A - 一种sonos存储结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种SONOS存储结构及其制造方法，SONOS存储结构包括衬底和形成在衬底上的选择管栅极和存储管栅极，其中，衬底为复合衬底，包括具有硅基体层、掩埋氧化物层和硅表面层，硅基体层的上部为存储管阱区；选择管栅极和存储管栅极形成在硅表面层上；选择管栅极包括选择管第一栅极和选择管第二栅极，选择管第一栅极和选择管第二栅极分别位于存储管栅极两侧，并与存储管栅极通过存储管栅极两侧的第一侧墙电性隔离；以及选择管第一栅极和选择管第二栅极外侧的硅表面层上表面分别形成有与选择管第一栅极和选择管第二栅极毗邻的硅外延层。本发明提供的制造方法能够兼容现有的FDSOI工艺，能够制造出结构更小，性能更优的上述SONOS存储单元。

Description

一种SONOS存储结构及其制造方法
技术领域
本发明涉及半导体器件及其制造领域，尤其设计一种SONOS存储结构及其制造方法。
背景技术
自从早年德州仪器的Jack Kilby博士发明了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多发明和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。
目前在集成电路中，传统体硅工艺的SONOS技术中，一个存储单元包括两个独立的晶体管结构，为一个存储管和一个选择管与之搭配，存储管部分具有SONOS(Silicon(栅极)-Oxide-Nitride-Oxide-Silicon(衬底))结构，用以存储电荷，通过不同的Vt状态来实现数据存储。选择管部分为传统的MOS管，用以作为存储管的导通和关闭。
如上所述，半导体器件制造变得越来越具有挑战性，并且朝着物理上可能的极限推进。随着超大规模集成电路尺寸不断缩小，制程上及材料特性上的限制越来越显著，使得平面晶体管的尺寸减小越来越困难。与传统体硅工艺制造的平面晶体管相对应的，采用绝缘体上硅技术(SOI，Silicon-On-Insulator)制造的全耗尽绝缘体上硅(FDSOI，FullyDepleted Silicon-On-Insulator)器件因为其低功耗同时可以简化生产工艺的特点，被认为是一种很有潜力的新型平面器件。全耗尽绝缘体上硅具有一层超薄的绝缘层，即掩埋氧化物层。掩埋氧化物层能够有效地限制从源极流向漏极的电子，从而极大减少从通道流向基板的漏电流，同时通过施加体偏置，FDSOI晶体管可以在低压下极快速地运行，从而大幅度地提高能效。
目前，搭配SOI技术的SONOS存储器仅仅是在SONOS存储器的逻辑区域搭配了SOI技术，而在SONOS存储器的存储单元部分采用的是与传统体硅工艺一样的结构，需要通过在SOI硅片上刻蚀出与体硅工艺一样的衬底区域在进行相关的SONOS工艺。
基于此，亟需要一种SONOS的制造方法，能够融合上述SOI工艺与SONOS工艺，以简单的工艺使所制造的SONOS存储单元占用更小的晶圆表面面积，同时将SONOS器件放置于SOI上进行操作，使SONOS存储器具有更优异的漏电特性及均一性。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
本发明提供了一种SONSO存储结构及其制造方法，具体的，上述SONOS存储结构包括衬底和形成在上述衬底上的选择管栅极和存储管栅极，其中，上述衬底为复合衬底，上述复合衬底由下至上依次具有硅基体层、掩埋氧化物层和硅表面层，上述硅基体层的上部为存储管阱区；
上述选择管栅极和上述存储管栅极形成在上述硅表面层上；
上述选择管栅极包括选择管第一栅极和选择管第二栅极，上述选择管第一栅极和上述选择管第二栅极分别位于上述存储管栅极两侧，并与上述存储管栅极通过上述存储管栅极两侧的第一侧墙电性隔离；以及
上述选择管第一栅极和上述选择管第二栅极外侧的上述硅表面层上表面分别形成有与上述选择管第一栅极和上述选择管第二栅极毗邻的硅外延层。
可选地，上述选择管第一栅极和上述选择管第二栅极关于上述存储管栅极对称。
可选地，上述存储管栅极与上述硅表面层之间具有ONO存储层，上述选择管第一栅极、上述选择管第二栅极与上述硅表面层之间具有栅氧层。
可选地，上述第一侧墙还包括延伸至上述硅表面层上表面的延伸部，上述延伸部与上述硅外延层邻接，上述选择管第一栅极与上述选择管第二栅极形成在上述延伸部上方，上述栅氧层为上述延伸部。
可选地，上述硅外延层的高度高于上述栅氧层的高度。
可选地，上述栅氧层为去除上述延伸部后，形成在上述硅表面层上表面的氧化层。
可选地，上述硅基体层的上部具有深阱区，上述存储管阱区位于上述深阱区的上部；以及
上述存储管阱区和上述硅基体层均为第一掺杂类型，上述深阱区为不同于上述第一掺杂类型的第二掺杂类型。
可选地，上述第一掺杂类型为P型，上述第二掺杂类型为N型；或
上述第一掺杂类型为N型，上述第二掺杂类型为P型。
本发明还提供了一种SONOS存储结构的制造方法，包括：
提供衬底，上述衬底为复合衬底，上述复合衬底由下至上依次具有硅基体层、掩埋氧化物层和硅表面层，上述硅基体层的上部形成有存储管阱区；
在上述硅表面层上形成存储管栅极，上述存储管栅极的两侧表面形成有第一侧墙；以及
在上述存储管栅极两侧的上述硅表面层上外延生长硅外延层，并形成选择管第一栅极和选择管第二栅极，其中
上述选择管第一栅极和上述选择管第二栅极分别位于上述存储管栅极两侧，并与上述存储管栅极通过上述第一侧墙电性隔离，且上述硅外延层毗邻上述选择管第一栅极和上述选择管第二栅极。
可选地，形成上述存储管栅极的步骤前，还包括，在上述硅表面层的上表面形成ONO存储层；以及
上述存储管栅极形成在上述ONO存储层上表面，上述第一侧墙形成在上述存储管栅极和上述ONO存储层的两侧表面。
可选地，上述方法还包括：
形成上述第一侧墙后，在上述第一侧墙侧表面形成第二侧墙，上述存储管栅极两侧的上述第二侧墙关于上述存储管栅极对称；
外延生长上述硅外延层、形成上述选择管第一栅极和上述选择管第二栅极的步骤进一步包括：
在毗邻上述第二侧墙的上述硅表面层上外延生长上述硅外延层；以及去除上述第二侧墙，并在对应上述第二侧墙的区域形成上述选择管第一栅极和上述选择管第二栅极。
可选地，形成上述第一侧墙和上述第二侧墙进一步包括：
形成覆盖上述存储管栅极以及上述硅表面层的第一侧墙层；
形成覆盖上述第一侧墙层表面的第二侧墙层；以及
蚀刻上述第一侧墙层和上述第二侧墙层，保留上述栅极两侧的上述第一侧墙层和上述第二侧墙层，以形成上述第一侧墙和上述第二侧墙，其中上述第一侧墙包括位于上述硅表面层表面的延伸部；
形成上述选择管第一栅极和上述选择管第二栅极进一步包括：
去除上述第二侧墙后，在上述延伸部的上表面形成上述选择管第一栅极和上述选择管第二栅极。
可选地，所生长的上述述硅外延层的高度高于上述延伸部的高度。
可选地，形成上述选择管第一栅极和上述选择管第二栅极进一步包括：
去除上述第二侧墙后，去除上述延伸部；
在对应上述延伸部的区域生长氧化层，以及
在上述氧化层的上表面形成上述选择管第一栅极和上述选择管第二栅极。
可选地，所提供的上述硅基体层为第一掺杂类型，上述存储管阱区通过第一掺杂类型的离子注入形成；以及
上述硅基体层的上部还通过第二掺杂类型的离子注入形成有深阱区，上述存储管阱区形成在上述深阱区的上部。
可选地，上述第一掺杂类型为P型，上述第二掺杂类型为N型；或
上述第一掺杂类型为N型，上述第二掺杂类型为P型。
根据本发明所提供的SONOS存储结构的制造方法，制造工艺简单，容易开发，搭配SOI工艺中的硅外延生长结构，能够形成结构更为紧凑的SONOS存储单元。本发明所提供的SONOS存储单元，结构紧凑，大大降低其所占用的半导体晶圆的表面面积。并且所提供的SONOS存储单元之间的均一性更优，漏电表现更佳。
附图说明
图1示出了现有技术采用体硅工艺制成的SONOS存储单元结构示意图。
图2示出了现有技术采用FDSOI工艺制成的SONOS存储器结构示意图。
图3示出了本发明提供的制造方法制成的SONOS存储器结构示意图。
图4示出了本发明提供的制造方法的流程示意图。
图5A-5E示出了根据本发明提供的制造方法一实施例制造过程中的SONOS存储单元结构示意图。
图6A-6G示出了根据本发明提供的制造方法另一实施例制造过程中的SONOS存储单元结构示意图。
附图标记
101 N型半导体衬底
102 选择管P型阱
103 存储管P型阱
104 氧化物层
105 选择管栅极
106 ONO层
107 存储管栅极
110 第一侧墙
120 第二侧墙
210 逻辑阱
220 掩埋氧化物层
230 硅表面层
231 硅外延层
240 晶体管
300、500、600 硅基体层
301、501、601 深阱区
310、510、610 存储管阱区
320、520、620 掩埋氧化物层
330、530、630 硅表面层
331、531、631 硅外延层
340、540、640 存储管栅极
342、542、642 ONO存储层
550、650 第二侧墙
351、551、651 选择管第一栅极
352、552、652 选择管第二栅极
360、560、660 第一侧墙
370、670 栅氧层
561、661 延伸部
556、656 凹槽
558、658 多晶硅
671 氧化层
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及半导体工艺与器件。更具体地，本发明的实施例提供一种半导体器件，该半导体器件为SONOS存储单元，形成在SOI表面，每个SONOS存储单元包括存储管栅极、选择管第一栅极和选择管第二栅极，上述选择管第一栅极和选择管第二栅极位于存储管栅极的两侧，且选择管第一栅极、选择管第二栅极分别与存储管栅极之间通过侧墙电气隔离。上述选择管第一栅极和选择管第二栅极的外侧具有外延生长的硅外延层。上述SONOS存储结构紧凑，减小了晶体管的尺寸。本发明还提供的其他实施例。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
请参考图1，图1示出了现有技术采用体硅工艺制成的SONOS存储单元结构示意图。传统的SONOS存储单元通常由分别形成在P型阱上的传统nMOS管(选择管)以及形成在存储阱上的SONOS存储管构成。选择管部分为传统的MOS管，用以作为存储管的导通和关闭。存储管部分具有SONOS(Silicon(栅极)-Oxide-Nitride-Oxide-Silicon(衬底))结构，用以存储电荷，通过不同的Vt状态来实现数据存储。具体的，如图1所示，SONOS存储单元包括N型半导体衬底101；选择管P型阱102；存储管P型阱103；选择管栅极105，其与选择管阱102通过一层氧化物层104隔离；存储管栅极107，其与存储管阱103通过ONO层106隔离。选择管栅极105和存储管栅极107的两侧外侧均具有第一侧墙110和第二侧墙120。更具体的，上述第一侧墙包括ONO结构，一般而言，上述第一侧墙110的厚度决定了源漏扩展区离子注入的位置到栅极的距离，上述第二侧墙120的厚度定义了栅极到源漏之间的距离。
由图1可知，现有的体硅工艺所制造的SONOS存储单元结构选择管栅极105和存储管栅极107之间距离较远，不利于减小晶体管的关键尺寸。同时关键尺寸的减小导致的晶体管器件的电气性能的降低也是业内需要解决和考虑的。
目前，采用绝缘体上硅技术(SOI，Silicon-On-Insulator)制造的全耗尽绝缘体上硅(FDSOI，Fully Depleted Silicon-On-Insulator)器件因为其低功耗同时可以简化生产工艺的特点，被认为是一种很有潜力的新型平面器件。全耗尽绝缘体上硅具有一层超薄的绝缘层，即掩埋氧化物层。掩埋氧化物层能够有效地限制从源极流向漏极的电子，从而极大减少从通道流向基板的漏电流，同时通过施加体偏置，FDSOI晶体管可以在低压下极快速地运行，从而大幅度地提高能效。
将SOI工艺应用于SONOS存储器能够使SONOS存储器具有更优异的漏电特性及均一性。然而，现有的搭配SOI技术的SONOS存储器仅仅是在SONOS存储器的逻辑区域搭配了SOI技术，而在SONOS存储器的存储单元部分采用的是与传统体硅工艺一样的结构，需要通过在SOI硅片上刻蚀出与体硅工艺一样的衬底区域在进行相关的SONOS工艺。
图2示出了现有技术采用FDSOI工艺制成的SONOS存储器结构示意图。在衬底201中形成有被隔离介质间隔开的SONOS存储器的SONOS存储单元区域和逻辑区域，SONOS存储单元区域与现有的体硅工艺结构相同。请参考先前的描述，在此不再赘述。逻辑区域采用SOI工艺，包括由硅基体层(其上部为逻辑阱210)、掩埋氧化物层220和硅表面层230构成的复合衬底，以及形成在硅表面层230上方的逻辑区域的晶体管240。逻辑区域的晶体管240的两侧形成有外延生长的硅外延层231。通过硅外延层231能够在硅表面层230形成类似传统的sigma形状，以提高应力，改善器件的电气性能。
但从图2中可以看出，现有工艺仅将SOI工艺应用在逻辑区域，而存储区域中的选择管栅极105和存储管栅极107之间仍然间距过大，无法启到减小器件关键尺寸的效果。同时存储区单元仍旧采用传统体硅工艺，与SOI工艺无法兼容，制造工艺繁复。
基于此，本发明提供了一种SONOS存储单元的制造方法，请参考图3和图4，图3示出了本发明提供的制造方法所制造的SONOS存储器的结构示意图，图4示出了本发明提供的制造方法的流程示意图。
请参考图3，本发明所提供的SONOS存储单元位于衬底中的存储区域，上述衬底中还形成有通过隔离介质间隔开的SONOS存储器的逻辑区域，逻辑区域的结构如先前所描述的，在此不再赘述。
本发明提供的SONOS存储单元包括衬底和形成在上述衬底上的选择管栅极和存储管栅极，其中，上述衬底为复合衬底，上述复合衬底由下至上依次具有硅基体层300、掩埋氧化物层320和硅表面层330，上述硅基体层的上部为存储管阱区310，上述存储管阱区310形成在一深阱区301内。上述存储管阱区310为SONOS存储单元实现数据存储功能提供可能。
上述存储管阱区310和上述硅基体层300均为第一掺杂类型，上述深阱区301为不同于上述第一掺杂类型的第二掺杂类型。可选地，上述第一掺杂类型为P型，上述第二掺杂类型为N型；或上述第一掺杂类型为N型，上述第二掺杂类型为P型。
存储管栅极340形成在上述硅表面层330上，存储管栅极340与硅表面层330之间具有ONO存储层342。上述ONO存储层342响应于存储管栅极340的Vt状态来实现数据存储。
存储管栅极340的两侧分别形成有第一侧墙360，上述第一侧墙360可以在前序若干半导体工艺(本发明未涉及)中启到保护存储管栅340的作用。同时第一侧墙360的侧墙厚度决定了源漏扩展区离子注入的位置到栅极的距离。
本领域技术人员可以知道，上述第一侧墙360可以为现有或将有的任何适合用以作为侧墙的材质。较优地，在一实施例中，上述第一侧墙360为ONO材质，需要注意的是，上述ONO材质可以为不同于ONO存储层342的ONO材质。
上述第一侧墙360的两侧形成有选择管第一栅极351和选择管第二栅极352，选择管第一栅极351和选择管第二栅极352各自通过第一侧墙360与存储管栅极340电性隔离。在一实施例中，选择管第一栅极351和选择管第二栅极352关于存储管栅极340对称。从图3中可以看出，本发明所提供的SONOS存储单元的结构十分紧凑，有效地减小了SONOS存储单元所占据的半导体晶圆的表面积。
选择管第一栅极351和选择管第二栅极352与上述硅表面层330之间具有栅氧层370。更进一步地，在上述第一侧墙360为ONO材质的情况下，上述栅氧层370可以是第一侧墙360延伸至硅表面330上的延伸部。本领域技术人员可以明白，上述栅氧层370还可以通过其他形式形成，而不限于第一侧墙360的延伸部。
在上述选择管第一栅极351和选择管第二栅极352外侧的上述硅表面曾330上表面分别形成与上述选择管第一栅极351和上述选择管第二栅极352毗邻的硅外延层331。上述硅外延层331亦与栅氧层370毗邻。上述硅外延层能够在硅表面层330形成类似传统的sigma形状，以提高应力，改善器件的电气性能。上述硅外延层331的高度至少高于上述栅氧层370。
如图3所示的SONOS存储单元系通过如图4所示的制造方法制造而成。具体的，本发明所提供的制造方法制造包括：
步骤410：提供衬底，上述衬底为复合衬底，由下至上依次具有硅基体层、掩埋氧化物层和硅表面层，上述硅基体层的上部形成有存储管阱区；
步骤420：在上述硅表面层上形成存储管栅极，上述存储管栅极的两侧表面形成有第一侧墙；以及
步骤430：在上述存储管栅极两侧的上述硅表面层上外延生长硅外延层，并形成选择管第一栅极和选择管第二栅极。
且上述形成的选择管第一栅极和上述选择管第二栅极分别位于上述存储管栅极两侧，并与上述存储管栅极通过上述第一侧墙电性隔离，且上述硅外延层毗邻上述选择管第一栅极和上述选择管第二栅极。
请进一步参考图5A-5E和图6A-6G。图5A-5E和图6A-6G分别示出了本发明提供的制造方法不同实施例制造过程中的SONOS存储单元结构示意图。
以下将结合图5A-5E和图6A-6G具体展开本发明所提供的制造方法。这些示图仅提供示例，不应不当地限制权利要求的范围。本领域技术人员将领会到有许多变体、替换方案、以及变型。取决于实现，可以添加、移除、重复、重新排列、修改、替换、和/或交迭一个或更多个步骤，并且这不影响权利要求的保护范围。
首先请参考图5A-5E，如图5A所示，在衬底上形成SONOS存储单元的存储管栅极540。具体的，本发明中所提供的衬底为复合衬底，包括硅基体层500，深阱区501，位于深阱区501上部的存储管阱区510，掩埋氧化物层520和硅表面层530，以最终形成全耗尽绝缘体上硅器件(FDSOI，Fully Depleted Silicon-On-Insulator)。FDSOI具有一层超薄的绝缘层，即掩埋氧化物层520。掩埋氧化物层520能够有效地限制从源极流向漏极的电子，从而极大减少从通道流向基板的漏电流，同时通过施加体偏置，FDSOI晶体管可以在低压下极快速地运行，从而大幅度地提高能效。
在一实施例中，上述硅基体层500为N型掺杂，深阱区501为P型阱，存储管阱区510为N型阱以及硅表面530为N型掺杂。本领域技术人员应当明白，上述硅基体层500亦可以为P型掺杂，深阱区501为N型阱，存储管阱区510为P型阱以及硅表面530为P型掺杂，具体以实际所需要的器件类型调整。其中阱的形成可以包括三到五个步骤来完成制作，包括但不限于外延生长、原氧化生长、采用掩膜版进行离子注入，并再次高能的离子注入以及退火工序。
具体的，在一实施例中，如图5A所示，所形成的存储管栅极540位于硅表面层530的上方，且存储管栅极540与硅表面层530之间具有ONO存储层542。存储管栅极540和ONO存储层542两侧形成有第一侧墙560，进一步的，该第一侧墙560可以为ONO材质，且具有延伸至硅表面层530的延伸部561。本领域技术人员可以理解，上述对第一侧墙560材质和形态的举例不是对其的限制。更进一步地，上述第一侧墙560的表面形成有第二侧墙550。
本领域技术人员应当知道，上述第二侧墙550通常可以为氮化硅材质，上述第一侧墙的厚度决定了源漏扩展区离子注入的位置到栅极的距离，上述第二侧墙的厚度定义了栅极到源漏之间的距离。本领域技术人员应道知道，上述形成有第一侧墙、第二侧墙的存储管栅极可以采用现有或将有的形成栅极的工艺形成。上述第二侧墙与第一侧墙可以对称地形成在栅极的两侧侧表面，并且，通常上述第二侧墙将作为器件的一部分保留在半导体器件的最终成品中。而在本发明中，上述第二侧墙在后续工艺中将被去除，并在对应位置形成SONOS存储单元的选择管，以进一步缩小SONOS存储单元的尺寸。
请参考图5B，在图5B中，已经形成了在硅表面层530上表面外延生长的硅外延层531。上述硅外延层531分别形成在上述第二侧墙550的两侧侧边，且与第二侧墙和第一侧墙的延伸部561毗邻。上述硅外延层531能够在硅表面层530形成类似传统的sigma形状，以提高应力，改善器件的电气性能。且上述硅外延层531的高度高于上述延伸部561的高度。
请参考图5C，在图5C中，已经将上述第二侧墙除去，以在原本对应第二侧墙的区域形成凹槽556。由于所生成的硅外延层531的高度高于上述延伸部561的高度，因此，在去除上述第二侧墙后，原本对应第二侧墙的区域能够形成上述凹槽556，上述凹槽556延续第二侧墙的形貌，可以对称地形成在栅极两侧。形成上述凹槽556后，能够在后序工艺中在凹槽556中形成SONOS存储单元的选择管栅极，并且直接定义了选择管栅极的尺寸。
本领域技术人员应当知道，可以采用干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)来去除上述第二侧墙。在一实施例中，上述第二侧墙通过酸洗去除，进一步的，可以采用磷酸将上述SiN材质的第二侧墙去除。
请参考图5D，在图5D中，沉积形成选择管栅极的多晶硅558，上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述多晶硅558。上述多晶硅558覆盖硅外延层531，第一侧墙560及其延伸部561和存储管栅极540。
随后，请参考图5E，对上述多晶硅558进行蚀刻，以形成选择管第一栅极551和选择管第二栅极552。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ionmilling))，和/或前述的组合。较优地，在一实施例中，上述多晶硅558的刻蚀采用干法蚀刻工艺进行，并且，由于已经在前序工艺中通过硅外延层形成了凹槽，上述凹槽定义了选择管的栅极和栅极尺寸，搭配干法蚀刻工艺能够一次刻出选择管第一栅极和选择管第二栅极，并且选择管第一栅极和选择管第二栅极借由凹槽延续第二侧墙的形貌，可以对称地形成在存储管栅极的两侧。本发明所提供的工艺简单，同时能够启到减小存储单元面积的效果。
基于此，已经描述的本发明所提供的制造方法制造SONOS结构的一实施例。通过改造现有SOI工艺，经硅外延生长后，可以通过酸洗去除第二侧墙的氮化硅，然后进行选择管栅极的多晶硅沉积及蚀刻，利用源漏极硅外延生长的高度，能产生新的SONOS结构。并且选择管栅极的沟道长度，不需要开发特殊的干刻工艺，在不增加光罩的基础上，减少了SONOS存储单元的面积，工艺开发简单。根据本发明提供的制造方法所形成的SONOS器件，结构比正常的SONOS结构更小，可以放置于SOI之上进行操作，具有更好的器件漏电特性及均一性，性能更为优异。
本发明还提供了SONOS存储单元的制造方法的另一实施例，请参考图6A-6G。
首先，如图6A所示，在衬底上形成SONOS存储单元的存储管栅极640。具体的，本发明中所提供的衬底为复合衬底，包括硅基体层600，深阱区601，位于深阱区601上部的存储管阱区610，掩埋氧化物层620和硅表面层630，以最终形成全耗尽绝缘体上硅器件(FDSOI，Fully Depleted Silicon-On-Insulator)。FDSOI具有一层超薄的绝缘层，即掩埋氧化物层620。掩埋氧化物层620能够有效地限制从源极流向漏极的电子，从而极大减少从通道流向基板的漏电流，同时通过施加体偏置，FDSOI晶体管可以在低压下极快速地运行，从而大幅度地提高能效。
在一实施例中，上述硅基体层600为N型掺杂，深阱区601为P型阱，存储管阱区610为N型阱以及硅表面630为N型掺杂。本领域技术人员应当明白，上述硅基体层600亦可以为P型掺杂，深阱区601为N型阱，存储管阱区610为P型阱以及硅表面630为P型掺杂，具体以实际所需要的器件类型调整。其中阱的形成可以包括三到五个步骤来完成制作，包括但不限于外延生长、原氧化生长、采用掩膜版进行离子注入，并再次高能的离子注入以及退火工序。
具体的，在一实施例中，如图6A所示，所形成的存储管栅极640位于硅表面层630的上方，且存储管栅极640与硅表面层630之间具有ONO存储层642。存储管栅极640和ONO存储层642两侧形成有第一侧墙660，进一步的，该第一侧墙660可以为ONO材质，且具有延伸至硅表面层630的延伸部661。本领域技术人员可以理解，上述对第一侧墙660材质和形态的举例不是对其的限制。更进一步地，上述第一侧墙660的表面形成有第二侧墙650。
本领域技术人员应当知道，上述第二侧墙650通常可以为氮化硅材质，上述第一侧墙的厚度决定了源漏扩展区离子注入的位置到栅极的距离，上述第二侧墙的厚度定义了栅极到源漏之间的距离。本领域技术人员应道知道，上述形成有第一侧墙、第二侧墙的存储管栅极可以采用现有或将有的形成栅极的工艺形成。上述第二侧墙与第一侧墙可以对称地形成在栅极的两侧侧表面，并且，通常上述第二侧墙将作为器件的一部分保留在半导体器件的最终成品中。而在本发明中，上述第二侧墙在后续工艺中将被去除，并在对应位置形成SONOS存储单元的选择管，以进一步缩小SONOS存储单元的尺寸。
请参考图6B，在图6B中，已经形成了在硅表面层630上表面外延生长的硅外延层631。上述硅外延层631分别形成在上述第二侧墙650的两侧侧边，且与第二侧墙和第一侧墙的延伸部661毗邻。上述硅外延层631能够在硅表面层630形成类似传统的sigma形状，以提高应力，改善器件的电气性能。且上述硅外延层631的高度高于上述延伸部661的高度。
请参考图6C，在图6C中，已经将上述第二侧墙除去，以在原本对应第二侧墙的区域形成凹槽656。由于所生成的硅外延层631的高度高于上述延伸部661的高度，因此，在去除上述第二侧墙后，原本对应第二侧墙的区域能够形成上述凹槽656，上述凹槽656延续第二侧墙的形貌，可以对称地形成在栅极两侧。形成上述凹槽656后，能够在后序工艺中在凹槽656中形成SONOS存储单元的选择管栅极，并且直接定义了选择管栅极的尺寸。
本领域技术人员应当知道，可以采用干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)来去除上述第二侧墙。在一实施例中，上述第二侧墙通过酸洗去除，进一步的，可以采用磷酸将上述SiN材质的第二侧墙去除。
请参考图6D，进一步地，在去除上述第二侧墙后，如图6所示，还包括去除第一侧墙660延伸至硅表面层630上的延伸部。虽然上述延伸部由于通常为绝缘材质，可以作为选择管栅极与衬底之间的栅氧层，但是，由于上述第一侧墙660在前序工艺中作为保护层，经历了多道半导体工艺，其结构可能存在缺陷。为了提高选择管的可靠性，在本实施例中，可以将上述延伸部去除，并在后序生长栅氧层。
进一步的，在上述步骤中，可以通过酸洗的方式去除上述延伸部。本领域技术人员应当知道，还可以采用其他现有或将有的技术去除上述形成在硅表面层630的第一侧墙660的延伸部。
进一步参考图6E，在去除了上述延伸部后，还需要在对应上述延伸部的凹槽656中形成选择管的栅氧层。如图6E所示，所生长的氧化层可以包括覆盖上述656部分区域的栅氧层670，亦可以包括覆盖上述硅外延层631上表面的氧化层671。本领域技术人员应当知道，可以采用现有或将有的技术形成上述致密的氧化层，在此不再赘述。需要注意的是，上述所生长的栅氧层670的高度小于上述硅外延层631，以使硅外延层631与栅氧层670和第一侧墙660之间仍然具有用以形成选择管栅极的凹槽656。
通过先将结构可能存在缺陷的第一侧墙的延伸部去除，后在对应区域生长致密的栅氧层的方式，可以保证选择管栅极与衬底之间的绝缘层结构可靠，从而保证选择管的工作可靠性。
在形成上述栅氧层670后，请参考图6F，在图6F中，沉积形成选择管栅极的多晶硅658，上述沉积工艺包括但不限于，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成上述多晶硅658。上述多晶硅658覆盖硅外延层631，第一侧墙660及其延伸部661和存储管栅极640。
随后，请参考图6G，对上述多晶硅658进行蚀刻，以形成选择管第一栅极651和选择管第二栅极652。上述的蚀刻工艺可包含干蚀刻、湿蚀刻，和/或其他蚀刻方式(例如反应性离子蚀刻)。蚀刻工艺也可以是纯化学性(等离子体蚀刻)、纯物理性(离子钝削(ionmilling))，和/或前述的组合。较优地，在一实施例中，上述多晶硅658的刻蚀采用干法蚀刻工艺进行，同时在上述刻蚀过程中，可以一并将前序所形成的氧化层671去除。并且，由于已经在前序工艺中通过硅外延层形成了凹槽，上述凹槽定义了选择管的栅极和栅极尺寸，搭配干法蚀刻工艺能够一次刻出选择管第一栅极和选择管第二栅极，并且选择管第一栅极和选择管第二栅极借由凹槽延续第二侧墙的形貌，可以对称地形成在存储管栅极的两侧。本发明所提供的工艺简单，同时能够启到减小存储单元面积的效果。
基于此，已经描述的本发明所提供的制造方法制造SONOS结构的另一实施例。通过改造现有SOI工艺，经硅外延生长后，可以通过酸洗去除第二侧墙的氮化硅，然后进行选择管栅极的多晶硅沉积及蚀刻，利用源漏极硅外延生长的高度，能产生新的SONOS结构。并且选择管栅极的沟道长度，不需要开发特殊的干刻工艺，在不增加光罩的基础上，减少了SONOS存储单元的面积，工艺开发简单。同时，在此实施例中，通过优化选择管栅极与衬底之间的栅氧层，能够有效提高选择管栅极的工作可靠性，使得SONOS存储单元的可靠性更佳。根据本发明提供的制造方法所形成的SONOS器件，结构比正常的SONOS结构更小，可以放置于SOI之上进行操作，具有更好的器件漏电特性及均一性，性能更为优异。
因此，已经描述了用于制造SONOS存储单元的方法及其结构的实施例。尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (14)

1.一种SONOS存储结构，包括衬底和形成在所述衬底上的选择管栅极和存储管栅极，其特征在于，
所述衬底为复合衬底，所述复合衬底由下至上依次具有硅基体层、掩埋氧化物层和硅表面层，所述硅基体层的上部为存储管阱区；
所述选择管栅极和所述存储管栅极形成在所述硅表面层上；
所述选择管栅极包括选择管第一栅极和选择管第二栅极，所述选择管第一栅极和所述选择管第二栅极分别位于所述存储管栅极两侧，并与所述存储管栅极通过所述存储管栅极两侧的第一侧墙电性隔离；以及
所述选择管第一栅极和所述选择管第二栅极外侧的所述硅表面层上表面分别形成有与所述选择管第一栅极和所述选择管第二栅极毗邻的硅外延层。
2.如权利要求1所述的SONOS存储结构，其特征在于，所述选择管第一栅极和所述选择管第二栅极关于所述存储管栅极对称。
3.如权利要求1所述的SONOS存储结构，其特征在于，所述存储管栅极与所述硅表面层之间具有ONO存储层，所述选择管第一栅极、所述选择管第二栅极与所述硅表面层之间具有栅氧层。
4.如权利要求3所述的SONOS存储结构，其特征在于，所述硅外延层的高度高于所述栅氧层的高度。
5.如权利要求3所述的SONOS存储结构，其特征在于，所述第一侧墙还包括延伸至所述硅表面层上表面的延伸部，所述延伸部与所述硅外延层邻接，所述选择管第一栅极与所述选择管第二栅极形成在所述延伸部上方，所述栅氧层为所述延伸部。
6.如权利要求4所述的SONOS存储结构，其特征在于，所述栅氧层为去除所述延伸部后，形成在所述硅表面层上表面的氧化层。
7.如权利要求1所述的SONOS存储结构，其特征在于，所述硅基体层的上部具有深阱区，所述存储管阱区位于所述深阱区的上部；以及
所述存储管阱区和所述硅基体层均为第一掺杂类型，所述深阱区为不同于所述第一掺杂类型的第二掺杂类型，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；或
所述第一掺杂类型为N型，所述第二掺杂类型为P型。
8.一种SONOS存储结构的制造方法，包括：
提供衬底，所述衬底为复合衬底，所述复合衬底由下至上依次具有硅基体层、掩埋氧化物层和硅表面层，所述硅基体层的上部形成有存储管阱区；
在所述硅表面层上形成存储管栅极，所述存储管栅极的两侧表面形成有第一侧墙；以及
在所述存储管栅极两侧的所述硅表面层上外延生长硅外延层，并形成选择管第一栅极和选择管第二栅极，其中
所述选择管第一栅极和所述选择管第二栅极分别位于所述存储管栅极两侧，并与所述存储管栅极通过所述第一侧墙电性隔离，且所述硅外延层毗邻所述选择管第一栅极和所述选择管第二栅极。
9.如权利要求8所述的制造方法，其特征在于，形成所述存储管栅极的步骤前，还包括，在所述硅表面层的上表面形成ONO存储层；以及
所述存储管栅极形成在所述ONO存储层上表面，所述第一侧墙形成在所述存储管栅极和所述ONO存储层的两侧表面。
10.如权利要求8所述的制造方法，其特征在于，还包括：
形成所述第一侧墙后，在所述第一侧墙侧表面形成第二侧墙，所述存储管栅极两侧的所述第二侧墙关于所述存储管栅极对称；
外延生长所述硅外延层、形成所述选择管第一栅极和所述选择管第二栅极的步骤进一步包括：
在毗邻所述第二侧墙的所述硅表面层上外延生长所述硅外延层；以及
去除所述第二侧墙，并在对应所述第二侧墙的区域形成所述选择管第一栅极和所述选择管第二栅极。
11.如权利要求10所述的制造方法，其特征在于，形成所述第一侧墙和所述第二侧墙进一步包括：
形成覆盖所述存储管栅极以及所述硅表面层的第一侧墙层；
形成覆盖所述第一侧墙层表面的第二侧墙层；以及
蚀刻所述第一侧墙层和所述第二侧墙层，保留所述栅极两侧的所述第一侧墙层和所述第二侧墙层，以形成所述第一侧墙和所述第二侧墙，其中所述第一侧墙包括位于所述硅表面层表面的延伸部；
形成所述选择管第一栅极和所述选择管第二栅极进一步包括：
去除所述第二侧墙后，在所述延伸部的上表面形成所述选择管第一栅极和所述选择管第二栅极。
12.如权利要求11所述的制造方法，其特征在于，所生长的所述硅外延层的高度高于所述延伸部的高度。
13.如权利要求11所述的制造方法，其特征在于，形成所述选择管第一栅极和所述选择管第二栅极进一步包括：
去除所述第二侧墙后，去除所述延伸部；
在对应所述延伸部的区域生长氧化层，以及
在所述氧化层的上表面形成所述选择管第一栅极和所述选择管第二栅极。
14.如权利要求8所述的制造方法，其特征在于，所提供的所述硅基体层为第一掺杂类型，所述存储管阱区通过第一掺杂类型的离子注入形成；以及
所述硅基体层的上部还通过第二掺杂类型的离子注入形成有深阱区，所述存储管阱区形成在所述深阱区的上部，其中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；或
所述第一掺杂类型为N型，所述第二掺杂类型为P型。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863943A (zh) * 2020-07-31 2020-10-30 上海华力微电子有限公司 一种sonos存储器及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749671B2 (en) * 2020-10-09 2023-09-05 Globalfoundries U.S. Inc. Integrated circuit structures with well boundary distal to substrate midpoint and methods to form the same

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6855608B1 (en) * 2003-06-17 2005-02-15 Advanced Micro Devices, Inc. Method of fabricating a planar structure charge trapping memory cell array with rectangular gates and reduced bit line resistance
CN1623238A (zh) * 2002-03-21 2005-06-01 先进微装置公司 偏置型三阱完全耗尽绝缘体上硅(soi)结构及其制造和运用的各种方法
CN101055853A (zh) * 2006-04-11 2007-10-17 台湾积体电路制造股份有限公司 非易失性半导体存储元件及其制造方法
CN101106136A (zh) * 2006-07-10 2008-01-16 旺宏电子股份有限公司 非易失性存储器单元集成电路及其制造方法
CN101202250A (zh) * 2006-12-15 2008-06-18 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
CN101826526A (zh) * 2009-03-06 2010-09-08 中芯国际集成电路制造(上海)有限公司 半导体存储器单元、驱动其的方法及半导体存储器
US20120217561A1 (en) * 2011-02-28 2012-08-30 International Business Machines Corporation Structure And Method For Adjusting Threshold Voltage Of The Array Of Transistors
CN102971797A (zh) * 2010-02-07 2013-03-13 芝诺半导体有限公司 半导体存储元件–含导通之浮体晶体管，半导体存储元件–具有非永久性和永久性功能及操作方法
CN103904081A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 非易失性存储器件及其制造方法
CN105470261A (zh) * 2015-12-25 2016-04-06 上海华虹宏力半导体制造有限公司 Sonos存储器及其制造方法
US20160300838A1 (en) * 2015-04-07 2016-10-13 Broadcom Corporation Devices having multiple threshold voltages and method of fabricating such devices
CN106298789A (zh) * 2016-09-13 2017-01-04 上海华虹宏力半导体制造有限公司 Sonos闪存存储器的制造方法
CN106340521A (zh) * 2016-09-30 2017-01-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US20170179196A1 (en) * 2015-12-22 2017-06-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Integrated circuit cointegrating a fet transistor and a rram memory point
US20170317097A1 (en) * 2016-02-25 2017-11-02 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure
CN108565287A (zh) * 2018-06-07 2018-09-21 上海华力集成电路制造有限公司 一种半导体结构及其制造方法
US10121959B1 (en) * 2017-06-16 2018-11-06 Globalfoundries Singapore Pte. Ltd. FDSOI STT-MRAM design

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3640186B2 (ja) * 2002-03-06 2005-04-20 セイコーエプソン株式会社 半導体装置の製造方法
KR20100080240A (ko) * 2008-12-31 2010-07-08 주식회사 동부하이텍 플래시메모리 소자 및 그 제조 방법

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1623238A (zh) * 2002-03-21 2005-06-01 先进微装置公司 偏置型三阱完全耗尽绝缘体上硅(soi)结构及其制造和运用的各种方法
US6855608B1 (en) * 2003-06-17 2005-02-15 Advanced Micro Devices, Inc. Method of fabricating a planar structure charge trapping memory cell array with rectangular gates and reduced bit line resistance
CN101055853A (zh) * 2006-04-11 2007-10-17 台湾积体电路制造股份有限公司 非易失性半导体存储元件及其制造方法
CN101106136A (zh) * 2006-07-10 2008-01-16 旺宏电子股份有限公司 非易失性存储器单元集成电路及其制造方法
CN101202250A (zh) * 2006-12-15 2008-06-18 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
CN101826526A (zh) * 2009-03-06 2010-09-08 中芯国际集成电路制造(上海)有限公司 半导体存储器单元、驱动其的方法及半导体存储器
CN102971797A (zh) * 2010-02-07 2013-03-13 芝诺半导体有限公司 半导体存储元件–含导通之浮体晶体管，半导体存储元件–具有非永久性和永久性功能及操作方法
US20120217561A1 (en) * 2011-02-28 2012-08-30 International Business Machines Corporation Structure And Method For Adjusting Threshold Voltage Of The Array Of Transistors
CN103904081A (zh) * 2012-12-26 2014-07-02 爱思开海力士有限公司 非易失性存储器件及其制造方法
US20160300838A1 (en) * 2015-04-07 2016-10-13 Broadcom Corporation Devices having multiple threshold voltages and method of fabricating such devices
US20170179196A1 (en) * 2015-12-22 2017-06-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Integrated circuit cointegrating a fet transistor and a rram memory point
CN105470261A (zh) * 2015-12-25 2016-04-06 上海华虹宏力半导体制造有限公司 Sonos存储器及其制造方法
US20170317097A1 (en) * 2016-02-25 2017-11-02 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure
CN106298789A (zh) * 2016-09-13 2017-01-04 上海华虹宏力半导体制造有限公司 Sonos闪存存储器的制造方法
CN106340521A (zh) * 2016-09-30 2017-01-18 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
US10121959B1 (en) * 2017-06-16 2018-11-06 Globalfoundries Singapore Pte. Ltd. FDSOI STT-MRAM design
CN108565287A (zh) * 2018-06-07 2018-09-21 上海华力集成电路制造有限公司 一种半导体结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111863943A (zh) * 2020-07-31 2020-10-30 上海华力微电子有限公司 一种sonos存储器及其制造方法

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