CN103824857B - 包含绝缘体上半导体区和主体区的半导体结构及形成方法 - Google Patents

包含绝缘体上半导体区和主体区的半导体结构及形成方法 Download PDF

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Abstract

一种包含绝缘体上半导体区和主体区的半导体结构及形成方法，该结构包含：半导体衬底、绝缘体上半导体区以及主体区。该绝缘体上半导体区包含第一半导体区、设于该半导体衬底与该第一半导体区之间的电介质层、以及包含设于该第一半导体区中的有源区的第一晶体管。该电介质层提供该第一半导体区与该半导体衬底之间的电气隔离。该主体区包含直接设于该半导体衬底上的第二半导体区。

Description

包含绝缘体上半导体区和主体区的半导体结构及形成方法
技术领域
本揭示内容大体涉及集成电路的领域，且更特别的是，涉及采用绝缘体上半导体技术的集成电路。
背景技术
集成电路通常包含大量的电路组件，尤其是，场效晶体管。在场效晶体管中，栅极电极与沟道区隔开可藉由提供栅极电极与沟道区之间电气绝缘的栅极绝缘层。提供与沟道区邻接的源极区和漏极区。
在半导体材料中可形成沟道区、源极区发漏极区，其中，沟道区的掺杂与源极区及漏极区的掺杂不同。取决于施加于栅极电极的电压，场效晶体管可在开启状态(源极区、漏极区之间有相对高导电率)与关闭状态(源极区、漏极区之间有相对低导电率)之间切换。
为了改善包含场效晶体管的集成电路的效能，已有人提议采用绝缘体上半导体技术。在绝缘体上半导体技术中，提供绝缘体上半导体结构。该绝缘体上半导体结构包含提供于半导体材料(例如，硅)衬底上面的半导体材料(例如，硅)薄层。该层半导体材料用一层电气绝缘材料(例如，二氧化硅)与衬底隔开。相较于场效晶体管形成于主体半导体衬底(bulksemiconductor substrate)上的集成电路，绝缘体上半导体技术允许减少寄生电容及泄露电流。此外，根据绝缘体上半导体技术所形成的集成电路对于离子化辐射可比较不敏感。
不过，绝缘体上半导体技术有一些与其相关的特定问题，包括所谓的浮体效应(floating body effect)。场效晶体管的本体与绝缘衬底形成电容器。在此电容器中，可能累积电荷以及造成反效应，可包括场效晶体管的临界电压与先前状态的相依性。
为了实质避免浮体效应，已有人提议使用全耗尽场效晶体管(fully depletedfield effect transistor)。全耗尽场效晶体管是用绝缘体上半导体结构形成，其中，设于绝缘层上的半导体层有比场效晶体管的沟道耗尽厚度更薄的厚度。因此，场效晶体管的电荷及体电位(body potential)是固定的。
不过，全耗尽场效晶体管可能比较不适用于某些应用，包括输入至数字集成电路以及由数字集成电路输出的处理。对于此类应用，形成于主体衬底上的场效晶体管可提供更适当的装置特性。此外，形成于主体半导体衬底上的场效晶体管在用于模拟集成电路时有其优点。
鉴于上述情况，本揭示内容涉及一种结构及其形成方法，其允许使用与可受益于主体半导体衬底的装置相似的绝缘体上半导体结构的优点。
发明内容
为供基本理解本发明的一些方面，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。
揭示于本文的一示范结构包含半导体衬底、绝缘体上半导体区以及主体区。该绝缘体上半导体区包含第一半导体区，设于该半导体衬底与该第一半导体区之间的电介质层，以及第一晶体管。该第一晶体管包含设于该第一半导体区中的有源区。该电介质层提供该第一半导体区与该半导体衬底之间的电气隔离。该主体区包含直接设于该半导体衬底上的第二半导体区。
揭示于本文的一示范方法包括：提供一结构，其包含半导体衬底、设于该半导体衬底上面的半导体层以及设于该半导体衬底与该半导体层之间的电介质层。移除该半导体层及该电介质层在该结构的第一部分中的部分。因此，该半导体衬底在该结构的该第一部分中暴露。该电介质层及该半导体层在该结构的第二部分中的部分仍在该半导体衬底上。在该结构的第一部分中，在该暴露半导体衬底上直接形成半导体区。在该结构的第二部分中，形成第一晶体管。该第一晶体管包含有源区，其设于该半导体层在该结构的该第二部分中的部分中。
附图说明
参考以下结合附图的说明可明白本揭示内容，其中，类似的组件以相同的组件符号表示，且其中：
图1a至图1e的横截面图示意图标在方法示范具体实施例的阶段的结构示范具体实施例；
图2的横截面图示意图标根据一示范具体实施例的结构；
图3的横截面图示意图标根据一示范具体实施例的结构；
图4a至图4b的横截面图示意图标在方法示范具体实施例的阶段的结构示范具体实施例；
图5a至图5b的横截面图示意图标在方法示范具体实施例的阶段的结构示范具体实施例；以及
图6的上视图示意图标根据一示范具体实施例的结构。
尽管本发明容许各种修改及替代形式，本文仍以附图为例图标几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入由随附权利要求书定义的本发明精神及范畴内的所有修改、等价及替代性陈述。
组件符号表
100 半导体结构
101 衬底
102 电介质层
103 半导体层
104，105 部分
106，107，108 沟槽隔离结构
109 掩模
110，111 蚀刻工艺
112 选择性成长工艺
113 半导体区
114 场效晶体管
115 有源区
116 源极区
117 沟道区
118 漏极区
119 栅极绝缘层
120 侧壁间隔体
121 栅极电极
122 场效晶体管
123 有源区
124 源极区
125 沟道区
126 漏极区
127 栅极绝缘层
128 侧壁间隔体
129 栅极电极
130 绝缘体上半导体结构
200 半导体结构
201 二极管
202,203 掺杂区
204 层间电介质
205,206,207,208,209 电连接
300 半导体结构
301 电容器
302 掺杂区
303 导电材料
304 电介质层
305 沟槽
400 半导体结构
401 半导体区
402 第一部分
403 第二部分
404 成长工艺
405 场效晶体管
406 栅极电极
407 栅极绝缘层
408 侧壁间隔体
409 源极区
410 沟道区
411 漏极区
412 有源区
500 半导体结构
501 半导体区
502 第一部分
503 第二部分
504 第三部分
505 源极区
506 漏极区
508 栅极
509 高电子迁移率晶体管
600 半导体结构
601 沟槽隔离结构
602 第一电路
603 第二电路
604 集成电路。
具体实施方式
以下描述本发明的各种示范具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，但对于本技艺一般技术人员而言，在阅读本揭示内容后将会是例行工作。
以下充分详述数个具体实施例使得本领域技术人员能制作及使用本发明。应了解，基于本揭示内容显然仍有其它的具体实施例，以及在不脱离本发明范畴的情形下，可做出系统、结构、方法或机械改变。在以下的说明中，给出许多特定细节是为了让读者彻底了解本发明。不过，显然在没有所述特定细节下仍可实施本发明。为了避免混淆本发明，因此不详细揭示一些众所周知的电路、系统配置、结构配置及工艺步骤。
本揭示内容提供在同一半导体衬底上设有绝缘体上半导体区及主体区的结构。在一些具体实施例中，在该绝缘体上半导体区中，可提供可为全耗尽场效晶体管的场效晶体管。可使用含有设于绝缘体上半导体区中的场效晶体管与受益于主体架构且形成于主体区的装置结合的电路。此类装置可为输入/输出装置、二极管及/或电容结构。因此，可提供可在同一个半导体结构(例如，整合半导体晶粒(die))上局部彼此靠近地组合不同装置群组于其中的芯片，这允许形成有更大整合密度及较高效能的电路。
在用于形成该结构的方法实施例中，绝缘体上半导体衬底用作起始材料(starting material)。该绝缘体上半导体衬底可包含半导体层，其厚度适于形成全耗尽场效晶体管以及提供于设在半导体衬底上的电介质层上。为了电气隔离不同的装置群组，在形成可为浅沟槽隔离的沟槽隔离结构后，用蚀刻工艺(例如，各向异性蚀刻工艺)移除在该半导体衬底的数个部分中的半导体层。进一步的蚀刻移除电介质层直到该半导体衬底暴露。之后，可进行外延(epitaxy)步骤以从半导体衬底成长半导体材料直到原始半导体层的高度。此时存在可用于高效能装置的绝缘体上半导体区，不过，可能有较大的泄露电流，同时在主体半导体材料上可制造高电压装置及特殊的非晶体管装置，例如，二极管及电容。可根据用于制造场效晶体管的已知技术来进行用于形成此类装置的其它工艺步骤。特别是，可采用习知的高k金属栅极工艺。
其它的具体实施例可能涉及只部分地使主体区再成长以及完成成长至少一种其它半导体材料(例如，硅/锗、锗或III-V半导体材料，例如砷化镓)的再填充。这可致能在实作习知逻辑电路的同一芯片上使用高频模拟装置或高迁移率装置。
图1a的横截面图根据一具体实施例示意图标处于工艺的第一阶段的半导体结构100。半导体结构100包含绝缘体上半导体结构130。绝缘体上半导体结构130包含可含有半导体材料(例如，硅)的衬底101。在衬底101上，提供电介质层102。电介质层102包含电气绝缘材料，例如，二氧化硅。在电介质层102上，提供半导体层103。因此，电介质层102配置于半导体层103、衬底101之间，以及可提供半导体层103、衬底101之间的电气绝缘。
半导体层103可包含与衬底101相同的半导体材料。例如，半导体层103可包含硅。在其它具体实施例中，半导体层103可由与衬底101不同的半导体材料形成。例如，衬底101可包含硅，以及半导体层103可包含硅/锗、碳化硅、锗或III-V半导体材料，例如砷化镓。在其它具体实施例中，半导体层103与衬底101两者可包含除硅以外的半导体材料。
在数个具体实施例中，绝缘体上半导体结构130可适于形成在半导体层103中设有有源区的全耗尽场效晶体管。为此目的，半导体层103的厚度可在约5至10纳米之间，以及电介质层102的厚度可在约8至15纳米之间。
根据用于形成绝缘体上半导体结构的已知技术，可形成绝缘体上半导体结构130。在数个具体实施例中，提供包含衬底101的半导体材料的第一半导体晶圆以及包含半导体层103的材料的第二半导体晶圆，其中，所述晶圆中的至少一者有形成于其上的一层电介质层102材料。所述晶圆相互接触使得该层介电材料在所述晶圆的半导体材料之间，于是所述晶圆相互粘结。然后，例如，在晶圆粘结前已植入氢的位置处，劈开含有半导体层103材料的晶圆，然后可进行抛光工艺(例如，化学机械抛光工艺)以提供半导体层103的平滑表面。
可形成沟槽隔离结构106、107、108。在数个具体实施例中，沟槽隔离结构106、107、108可为浅沟槽隔离。沟槽隔离结构106、107、108可延伸穿过半导体层103进入电介质层102，藉此用沟槽隔离结构106、107、108及电介质层102，使半导体层103中被沟槽隔离结构106、107、108中的一或更多围封的部分与半导体层103的其它部分电气绝缘。沟槽隔离结构106、107、108可用包括微影、蚀刻、氧化及沉积的技术形成。在数个具体实施例中，沟槽隔离结构106、107、108可包含电气绝缘材料，例如二氧化硅。
图1b的横截面图示意图标处于工艺的后一阶段的半导体结构100。在半导体结构100上方形成掩模109。在数个具体实施例中，掩模109可为硬掩模。掩模109覆盖半导体结构100的一部分105。半导体结构100的部分105包括在沟槽隔离结构106、107之间的区域以及邻接沟槽隔离结构106、108的区域。另外，掩模109可覆盖沟槽隔离结构106、107、108或彼等的部分。
半导体结构100的部分104不被掩模109覆盖。半导体结构100的部分104可包含在沟槽隔离结构107、108之间的区域。
在掩模109为硬掩模的具体实施例中，形成掩模109可藉由沉积一层掩模109的材料于半导体结构100上以及移除该层在半导体结构100的部分104中的部分，藉此暴露半导体层103在半导体结构100的部分104中的部分。这可用微影及蚀刻工艺完成。
在形成掩模109后，可进行适合对于掩模109的材料有选择性地移除半导体层103的材料的蚀刻工艺，如图1b的箭头110所示。蚀刻工艺110可为各向异性干蚀刻工艺，例如，反应性离子蚀刻工艺。
为了提供该蚀刻工艺的选择性，可将蚀刻工艺110调适成使得掩模109的材料被蚀刻工艺110影响的程度小于半导体层103的材料，或完全不被蚀刻工艺110实质影响，使得掩模109实质保持完整。一旦半导体结构100的部分104暴露电介质层102，蚀刻工艺110就停止。
图1c的横截面图示意图标处于工艺的后一阶段的半导体结构100。在移除半导体层103在半导体结构100的部分104中的部分后，可进行适于移除电介质层102的材料的蚀刻工艺，如图1c的箭头111所示。蚀刻工艺111可为各向异性干蚀刻工艺，例如，反应性离子蚀刻工艺。可将蚀刻工艺111调适成对于掩模109的材料有选择性地移除电介质层102的材料，使得掩模109不被蚀刻工艺111影响或被蚀刻工艺111影响的程度低以及实质保持完整。可进行蚀刻工艺111直到半导体结构100的部分104暴露衬底101。
在蚀刻工艺110、111期间，用掩模109保护电介质层102及半导体层103在半导体结构100的部分105中的部分和沟槽隔离106、107、108，因此，这些部分和沟槽隔离106、107、108仍在衬底100上。
在电介质层102包含二氧化硅的具体实施例中，掩模109可由氮化硅或氮氧化硅形成。半导体层103在半导体结构100的部分104中的部分可用适于各自对于氮化硅或氮氧化硅有选择性地移除半导体层103的半导体材料的蚀刻工艺110移除。电介质层102在半导体结构100的部分104中的部分可用适于各自对于氮化硅或氮氧化硅有选择性地移除二氧化硅的蚀刻工艺111移除。
图1d的横截面图示意图标处于工艺的后一阶段的半导体结构100。在移除半导体层103及电介质层102在半导体结构100的部分104中的部分后，在半导体结构100的部分104中，可直接形成半导体区113于暴露衬底101上。在一些具体实施例中，半导体区113可由与衬底101实质相同的半导体材料形成。例如，在衬底101包含硅的具体实施例中，半导体区113也可包含硅。在其它具体实施例中，半导体区113或其部分可包含与衬底101的材料不同的半导体材料。以下会更详细地描述半导体区113包含与衬底101不同的半导体材料的具体实施例。
由于直接形成半导体区113于衬底101上，所以没有用电介质层使半导体区113与衬底101电气绝缘。因此，在半导体结构100的部分105中的半导体层103及电介质层102提供在半导体结构100的部分104中的绝缘体上半导体配置时，半导体区113及衬底101提供主体半导体配置。
因此，半导体结构100包含在半导体结构100的部分105中的绝缘体上半导体区与在半导体结构100的部分104中的主体区。该绝缘体上半导体区包含第一半导体区，其以半导体层103在半导体结构100的部分105中的一或更多部分的形式提供，以及半导体区113形成在半导体结构的主体区中的第二半导体区。
在一些具体实施例中，半导体区113在衬底101与电介质层102之间的接口的平行方向以及在垂直于衬底101的厚度方向的延伸部分可相对小。例如，半导体区113的延伸部分可对应于待形成于半导体区113中的单一电路组件(例如，晶体管、二极管及/或电容器)的大小。
在其它具体实施例中，可将半导体区113在衬底101与半导体层102之间的接口的平行方向的延伸部分调适成可在半导体区113中形成多个电路组件，例如，DRAM存储器单元。在其它具体实施例中，半导体区113的延伸部分可相对大，使得在半导体结构100的部分104中可形成电路，例如，集成电路的输入/输出部。
半导体区113的大小及形状对应于掩模109中的开口的大小及形状，所述开口定义半导体结构100的部分104及部分105。
在半导体结构100的部分104中形成半导体区113可包括选择性成长工艺，如图1d的箭头112所示。在一些具体实施例中，选择性成长工艺112可为选择性外延成长工艺，其适于选择性沉积半导体区113的半导体材料于衬底101在半导体结构100的部分104中的暴露部分，而在半导体结构100的部分105中的掩模109上实质不沉积半导体材料或只沉积相对少量的半导体材料。
在衬底101及半导体区113包含硅以及掩模109包含氮化硅、氮氧化硅或二氧化硅的具体实施例中，选择性外延成长工艺可包含使用含有硅及氯的反应气体(例如，SiCl4、SiHCl3及/或SiH2Cl2)的化学气相沉积工艺或等离子增强化学气相沉积工艺。另外，反应气体可添加氯化氢，或该反应气体可包含氯化氢以及含有硅但不包含氯的反应物，例如Si2H6。
反应气体中的氯可与掩模109上的硅原子化学反应，可移除其中所产生的气体反应产物。在衬底101的暴露表面上及/或已沉积于在半导体结构100的部分104的半导体区113材料表面上的硅原子，比掩模109表面上的硅原子更强烈地被束缚，与氯反应的程度比较小，因而可留在半导体结构100上。
在其它具体实施例中，可使用除化学气相沉积或等离子增强化学气相沉积方法以外的选择性外延成长方法，例如，分子束外延或金属有机化学气相沉积。特别是，半导体区113包含III-V半导体材料(例如，砷化镓)的具体实施例可采用金属有机化学气相沉积法。
在其它具体实施例中，半导体区113材料不仅沉积于在半导体结构100的部分104中的暴露衬底101上而且也沉积于掩模109上的非选择性成长工艺可用来形成半导体区113，在稍后的时间点可移除沉积于掩模109上的半导体材料，如下文所述。
图1e的横截面图示意图标处于工艺的后一阶段的半导体结构100。在形成半导体区113后，可移除掩模109。在一些具体实施例中，相对于半导体层103及半导体区113的一或更多半导体材料和沟槽隔离结构106、107、108的材料，掩模109的移除可包括适于选择性地移除掩模109的材料的蚀刻工艺。在半导体层103及半导体区113包含硅、沟槽隔离结构106、107、108包含二氧化硅以及掩模109包含氮化硅或氮氧化硅的具体实施例中，可使用适于各自对于硅及二氧化硅有选择性地移除氮化硅或氮氧化硅的蚀刻工艺。在用来移除掩模109的蚀刻工艺之后，可进行平坦化工艺(例如，化学机械抛光工艺)用以使半导体结构100的表面变平滑。
在其它具体实施例中，可省略移除掩模109的蚀刻工艺，在化学机械抛光工艺期间可移除掩模109。在此类具体实施例中，在用非选择性成长工艺形成半导体区113的具体实施例中，该化学机械抛光工艺也可移除沉积于掩模109上的半导体材料。
在其它具体实施例中，掩模109可用蚀刻工艺移除，以及可省略该化学机械抛光工艺。
在移除掩模109及进行视需要的平坦化工艺后，半导体结构100可具有平滑的实质平坦表面。特别是，半导体区113在半导体结构100的部分104中的表面以及半导体层103在半导体结构100的部分105中的表面可实质位于共同的平面中。因此，即使采用有小焦深(small depth of focus)的微影工具，微影工艺可用来同时地形成在半导体结构100的部分104、105中的结构。
可在半导体结构100的部分105中形成场效晶体管114，以及可在部分104中形成场效晶体管122。
场效晶体管114包含用栅极绝缘层119与半导体层103隔开的栅极电极121，邻接栅极电极121的侧壁间隔体120，以及形成于半导体层103在半导体结构100的部分105中的部分的有源区115。有源区115包含在栅极电极121下面的沟道区117，以及邻接沟道区117的源极区116及漏极区118。
场效晶体管122包含形成于半导体区113上面以及用栅极绝缘层127与其隔开的栅极电极129，邻接栅极电极129的侧壁间隔体128，以及形成于半导体区113中的有源区123。有源区123包含在栅极电极129下面的沟道区125，以及邻接沟道区125的源极区124及漏极区126。
场效晶体管114、122可用用以形成场效晶体管的已知工艺形成，包括沉积、微影、蚀刻及/或离子植入。
在半导体层103用电介质层102与衬底101隔开及与其电气绝缘的一部分中形成场效晶体管114的有源区115。因此，场效晶体管114有绝缘体上半导体配置。在一些具体实施例中，场效晶体管114可为全耗尽场效晶体管。
在直接提供于半导体衬底101上的半导体区113中形成场效晶体管122的有源区123而在半导体区113、衬底101之间没有电介质层。因此，场效晶体管122有主体配置。
在一些具体实施例中，场效晶体管114、122中的一者或场效晶体管114、122中的每一个可包含由电介质常数大于二氧化硅的材料形成的栅极绝缘层119、127及/或包含一或更多金属的栅极电极121、129。在其它具体实施例中，场效晶体管114、122中的一者或场效晶体管114、122中的每一个可具有含有二氧化硅的栅极绝缘层119、127及/或含有多晶硅的栅极电极121、129。
在一些具体实施例中，可将场效晶体管122调适成高于场效晶体管114的供给电压操作。可将场效晶体管122调适成接受形成于半导体结构100的集成电路的输入或提供集成电路的输出。可将场效晶体管122调适成在约0.8至2.5伏特之间的供给电压操作。场效晶体管114可为集成电路中的逻辑电路的部件以及适于以约0.6至1.5伏特的供给电压操作。
此外，场效晶体管122在关闭状态下有小于场效晶体管114的泄露电流。
在形成场效晶体管114、122后，可进行用以形成集成电路的其它加工步骤，可包括形成一或更多层间电介质层以及使场效晶体管114、122相互电气连接及/或与半导体结构100中的其它电路组件(未图标)电气连接的电接点。
图2的横截面图根据一具体实施例示意图标半导体结构200。为了方便，在图1a至图1e及图2中，类似的组件用相同的组件符号表示。图标于图2的组件的特征与图1a至图1e所示的特征相对应而以相同组件符号表示以及实质相同或类似的技术可用来形成以相同组件符号表示的组件。
半导体结构200包含衬底101、设在半导体结构200的部分105中的绝缘体上半导体区、以及设于半导体结构200的部分104中的主体区。半导体结构200的部分105包含半导体区，其以用电介质层102与衬底101隔开及与其电气绝缘的半导体层103的形式提供。在半导体结构200的部分104中，提供直接形成于半导体衬底101上的半导体区113。
在半导体结构200的部分105中，提供场效晶体管114。场效晶体管114包含栅极绝缘层119、栅极电极121、侧壁间隔体120、以及有源区115。有源区115包含源极区116、沟道区117及漏极区118。沟槽隔离结构106、107、108提供半导体结构200的部分之间的电气绝缘，特别是部分105中的半导体层103与半导体结构200的部分104中的半导体区113之间的电气绝缘。
半导体区113包含二极管201。二极管201包含掺杂区202、203，其中，掺杂区203的掺杂与掺杂区202的掺杂相反。例如，掺杂区203可为P型掺杂，以及掺杂区202可为N型掺杂。因此，在掺杂区202与掺杂区203之间获得有整流性质的PN过渡(PN transition)。掺杂区202、203可用用以掺杂半导体材料的技术形成，包括离子植入及/或扩散。
半导体结构200进一步包含层间电介质204，其中，形成电连接205、206、207、208、209。电连接205、206、207各自提供至场效晶体管114的源极区116、栅极电极121及漏极区118的电连接。电连接208、209各自提供至二极管201的掺杂区202及掺杂区203的电连接。
电连接206至209可藉由在层间电介质204中形成接触通孔(contact via)以及用金属(例如，钨)填满所述接触通孔而形成。层间电介质204可包含二氧化硅，以及可用化学气相沉积或等离子增强化学气相沉积法形成。
图3的横截面图根据一具体实施例示意图标半导体结构300。为了方便，在图3和图1a至图1e及图2中，类似的组件用相同的组件符号表示。图标于图3的组件的特征与图1a至图1e及图2所示的特征相对应而以相同组件符号表示以及实质相同或类似的方法可用来形成以相同组件符号表示的组件。
半导体结构300包含衬底101。半导体结构300的部分105包含半导体区，其以用电介质层102与衬底101隔开及与其电气绝缘的半导体层103的形式提供。
在半导体结构的部分104中，提供直接在衬底101上的半导体区113。沟槽隔离结构106、107、108提供电气绝缘于在半导体结构300的部分105中的半导体层103与在半导体结构300的部分104中的半导体区113之间，以及于半导体层103的不同部分之间。
在半导体结构300的部分105中，提供场效晶体管114。场效晶体管114包含用栅极绝缘层119与半导体层103隔开以及两侧有侧壁间隔体120的栅极电极121。另外，场效晶体管114包含设于半导体层103中的有源区115。有源区115包含源极区116、沟道区117及漏极区118。
在半导体结构300的部分104中，形成电容器301。电容器301包含沟槽305。在沟槽305中，提供可包含二氧化硅、氮化硅及/或另一电气绝缘材料的电介质层304以及导电材料303，例如，掺杂多晶硅或金属。在半导体区113中可提供邻接沟槽305的掺杂区302用以改善半导体区113在邻接沟槽305的区域中的导电率。掺杂区302与导电材料303形成电容器301的平板，以及电介质层304形成电容器301的电介质。
可形成电容器301的技术包括用以形成沟槽305的微影及蚀刻工艺，用以形成掺杂区302的离子植入及/或扩散工艺，以及用以形成电介质层304及导电材料303的沉积、微影及蚀刻工艺。
电容器301不必是如图3所示的沟槽电容器。在其它具体实施例中，电容器301可具有实质平坦配置，其中，电介质层304与导电材料303形成于半导体区113的实质平坦部分上。
除了电容器301以外，在一些具体实施例中，在邻接电容器301的半导体区113中可形成电连接至电容器301的场效晶体管(未图标)，其中，场效晶体管与电容器301形成动态随机存取存储器的单元。因此，可提供半导体结构与包含具有绝缘体上半导体配置的场效晶体管的逻辑电路相同的动态随机存取存储器，其中，动态随机存取存储器单元皆形成于具有主体半导体配置的部分中。
图4a的横截面图示意图标处于工艺的一阶段的半导体结构400。图4b的横截面图示意图标处于工艺的后一阶段的半导体结构400。为了方便，在图4a至图4b和图1a至图1e、图2及图3中，类似的组件用相同的组件符号表示。图标于图4a至图4b的组件的特征与图1a至图1e和图2及图3所示的特征相对应而以相同组件符号表示以及实质相同或类似的方法可用来形成以相同组件符号表示的组件。
半导体结构400包含半导体衬底101。在半导体结构400的部分105中，在衬底101上面，提供以半导体层103的形式提供的半导体区和电介质层102。电介质层102使半导体层103与衬底101隔开以及提供电气绝缘于半导体层103与衬底101之间。另外，半导体结构400包含沟槽隔离结构106、107、108以及覆盖半导体结构400的部分105的掩模109。在半导体结构400中未被掩模109覆盖的部分104中，已移除半导体层103与电介质层102。
用如以上在说明图1a至图1b时提及的方法可得到半导体结构400，其中，已移除在半导体结构400的部分104中的半导体层103及电介质层102。特别是，可进行蚀刻工艺用以移除半导体层103及电介质层102在半导体结构400的部分104的部分以及暴露在半导体结构400的部分104中的衬底101。
进行在图4a以箭头404图标的成长工艺以在半导体结构400的部分104中形成半导体区401的第一部分402。成长工艺404可为适于选择性地沉积半导体区401的第一部分402的材料于衬底101的半导体材料上的选择性外延成长工艺，其中，实质不沉积材料于掩模109上或只有少量的材料沉积于掩模109上。
在一些具体实施例中，半导体区401的第一部分402可包含与半导体衬底101相同的半导体材料。在所述具体实施例中的一些中，半导体衬底101与半导体区401的第一部分402可包含硅。如以上说明图1c时所述，可进行化学气相沉积工艺或等离子增强化学气相沉积工艺用以选择性地沉积半导体区401的第一部分402的材料于衬底101上。
在其它具体实施例中，衬底101与半导体区401的第一部分402可包含除硅以外的半导体材料及/或半导体区401的第一部分402可包含与衬底101的材料不同的材料。
选择性外延成长的方法，例如分子束外延或金属有机化学气相沉积工艺，可用来取代上述用以形成半导体区401的第一部分402的化学气相沉积及等离子增强化学气相沉积法。
成长工艺404在半导体区401的第一部分402延伸直到半导体层103与掩模109之间的接口的高度之前停止，使得半导体层103包含离衬底101比半导体区401在成长工艺404停止时得到的第一部分402的表面更远的部分。因此，半导体结构400的部分104包含在沟槽隔离结构107、108之间的凹处，其中，在该凹处的底部提供半导体区401的第一部分402。
与上述半导体区113类似，半导体区401的第一部分402直接形成于衬底101上，其中，在半导体区401的第一部分402与衬底101之间没有电介质层。
图4b的横截面图示意图标处于工艺的后一阶段的半导体结构400。在形成半导体区401的第一部分402后，形成半导体区401的第二部分403。半导体区401的第二部分403包含与第一部分402不同的材料。在一些具体实施例中，第一部分402可包含硅，以及第二部分403可包含硅/锗、碳化硅、锗或III-V半导体材料，例如砷化镓。
可用适于选择性沉积半导体区401的第二部分403的材料于半导体区401的第一部分402的材料上的选择性外延成长工艺，形成半导体区401的第二部分403，而没有材料或只有少量的材料沉积于掩模109(图4a)上。
在半导体区401的第一部分402包含硅以及第二部分403包含硅/锗的具体实施例中，另外，锗烷(GeH4)在化学气相沉积或等离子增强化学气相沉积工艺期间的供给可与上述图1a至图1e的具体实施例在形成半导体区113的背景下的类似。因此，除了硅以外，半导体区401的第二部分403可加入锗，以得到硅/锗。
在半导体区401的第二部分403包含III-V半导体材料(例如，砷化镓)的具体实施例中，可采用分子束外延或金属有机化学气相沉积工艺用以选择性地成长半导体区401的第二部分403的材料于第一部分402的材料上。
在其它具体实施例中，半导体区401的第二部分403可用非选择性成长工艺形成，其中，半导体区401的第二部分403的材料不仅沉积于第一部分402上，也沉积于掩模109(图4a)上。
在形成半导体区401的第二部分403后，可用蚀刻工艺及/或抛光工艺(例如，化学机械抛光法)移除掩模109及沉积于掩模109上的任何半导体材料，如以上在说明图1e时所述。
在蚀刻工艺及/或抛光工艺后，半导体结构400可具有平滑表面，其中，半导体区401的第二部分403在半导体结构400的部分104中的表面以及半导体层103在半导体结构400的部分105中的表面实质在同一个平面。
在半导体结构400的部分105中形成场效晶体管114。场效晶体管114包含栅极电极121、栅极绝缘层119、侧壁间隔体120以及形成于半导体层103中的有源区115。有源区115包含源极区116、沟道区117及漏极区118。
在半导体结构400的部分104中，可形成场效晶体管405。场效晶体管405包含形成于半导体区401的第二部分403上面以及用栅极绝缘层407与其隔开的栅极电极406。形成邻接栅极406的侧壁间隔体408。场效晶体管405进一步包含形成于半导体区401的第二部分403中的有源区412。有源区412包含与在栅极电极406下面的沟道区410邻接的源极区409及漏极区411。
与以上在说明图1e时提及的晶体管122类似，场效晶体管405可用用以形成场效晶体管的技术形成，包括沉积、氧化、微影及离子植入。
在半导体结构400的部分104中的场效晶体管405具有主体配置，其与以上在说明图1e时提及的场效晶体管122类似。此外，由于在半导体区401的第二部分403中提供场效晶体管405的有源区412，有源区412可采用除硅以外的许多半导体材料。
例如，有源区412可形成于硅/锗、碳化硅或锗中，当沉积于半导体区401的含硅第一部分402上时，它可具有本征应变(intrinsic strain)使得有可能改善电荷载子在沟道区410中的迁移率。
在其它具体实施例中，有源区412可形成于III-V半导体材料(例如，砷化镓)中，它可有实质比硅更大的电荷载子迁移率。
图5a的横截面图根据一具体实施例示意图标处于半导体结构制造方法的一阶段的半导体结构500。图5b的横截面图示意图标处于工艺的后一阶段的半导体结构500。为了方便，在图5a至图5b和图1a至图1e、图2、图3及图4a至图4b中，类似的组件用相同的组件符号表示。图标于图5a至图5b的组件的特征与图1a至图1e、图2、图3及图4a至图4b所示的特征相对应而以相同组件符号表示以及实质相同或类似的方法可用来形成以相同组件符号表示的组件。
如图5a所示的半导体结构500包含半导体衬底101。半导体结构500的部分105包含以半导体层103的形式提供的半导体区及电介质层102。电介质层102设于半导体层103、半导体衬底101之间，以及提供半导体层103与衬底101之间的电气绝缘。因此，半导体层103与电介质层102在半导体结构500中提供绝缘体上半导体区。半导体结构500进一步包含提供电气绝缘于半导体层103的部分之间以及于半导体结构500的部分104、105之间的沟槽隔离结构106、107、108。
半导体结构500的部分104包含直接提供于衬底101上的半导体区501，其中，在半导体区501、衬底101之间没有电介质层。半导体区501包含直接提供于衬底101上的第一部分502，在第一部分502上的第二部分503，以及在第二部分503上的第三部分504。在半导体结构500的部分104中的半导体区501提供主体区。
半导体区501的第三部分504的表面与半导体层103在半导体结构500的部分105中的表面可实质在同一个平面。
半导体区501的部分502、503、504可包含不同的半导体材料。在一些具体实施例中，第一部分502可包含实质与衬底101相同的半导体材料。例如，衬底101与半导体区501的第一部分502可包含硅。半导体区501的第二部分503可包含与第一部分502的半导体材料不同的半导体材料，以及第三部分504可包含与第一部分502及第二部分503的材料不同的半导体材料。
在一些具体实施例中，半导体区501的第一部分502包含硅，第二部分503可包含实质未掺杂的砷化镓，以及第三部分504可包含N型掺杂的砷化铝镓。
如图5a所示的半导体结构500可用以上在说明图1a至图1d及图4a至图4b时提及的方法形成。特别是，在半导体结构500的部分105上方形成与上述掩模109类似的掩模，可进行蚀刻工艺用以移除在半导体结构500的部分104中的半导体层103及电介质层102，以及可进行多个成长工艺，例如，选择性外延成长工艺，用以形成半导体区501的部分502、503、504。之后，可用蚀刻工艺及/或抛光工艺移除该掩模，例如，化学机械抛光工艺，以及可提供有实质平滑及平坦表面的半导体结构500。
图5b的横截面图示意图标处于工艺的后一阶段的半导体结构500。在半导体结构500的部分105中，可形成场效晶体管114。场效晶体管114包含用栅极绝缘层119与半导体层103隔开及两侧有侧壁间隔体120的栅极电极121。在半导体层103中，提供场效晶体管114的有源区115。有源区115包含源极区116、在栅极电极121下面的沟道区117，以及漏极区118。
在半导体结构500的部分104中，可形成高电子迁移率晶体管509。高电子迁移率晶体管509可包含源极区505与漏极区506。源极区505及漏极区506可为N型掺杂，以及掺杂物浓度可大于半导体区501的第三部分503的其它部分。可进行离子植入工艺用以形成源极区505与漏极区506。高电子迁移率晶体管509进一步包含栅极电极508，它可为形成于半导体区501的第三部分504的凹处中的金属栅极。可用微影、蚀刻及沉积的已知技术形成该凹处与栅极电极508。
因此，半导体结构500包含有固体上固体配置(solid-on-solid configuration)的场效晶体管114，以及设置于同一衬底101上的高电子迁移率晶体管509。
本揭示内容不受限于主体区包含单一电路组件(例如，场效晶体管)，或有相对少数的电路组件(例如，单一动态随机存取存储器单元)的具体实施例。在其它具体实施例中，半导体结构包含其中形成包含相对大量的电路组件的电路的绝缘体上半导体区，以及其中，形成包含相对大量的电路组件的另一电路的主体区。以下，用图6描述此类具体实施例。
图6根据一具体实施例图标半导体结构600的示意上视图。为了方便，在图6和图1a至图5b中，类似的组件用相同的组件符号表示，以及图标于图6的组件的特征与图1a至图5b所示的特征相对应而以相同组件符号表示。
半导体结构600可为半导体芯片。半导体结构600包含部分104、105。部分105可为绝缘体上半导体区，其中，在与衬底101类似的半导体衬底上面提供半导体区，该半导体区的形式可为与上述半导体层103类似的半导体材料层，以及在半导体层与衬底之间提供与电介质层102类似的电介质层。
半导体结构600的部分104可为包含直接设于半导体衬底上的半导体区的主体区。该半导体区的特征可对应于在说明图1a至图5b时提及的半导体区113、401及501中的任一的特征。沟槽隔离结构601使半导体结构600的部分104、105相互隔开以及提供部分104、105之间的电气绝缘。
半导体结构600进一步包含集成电路604。集成电路604包含形成于半导体结构600的部分105中的第一电路602，以及形成于半导体结构600的部分104中的第二电路603。半导体结构600可进一步包含：第一电路602与第二电路603之间的电连接(未图标)，其形式可为形成于层间电介质中或上的导线，该层间电介质设于在半导体结构600的部分105中的绝缘体上半导体区以及在部分104中的主体区上面。
由于第一电路602形成于半导体结构600的部分105中，该第一电路可包含电路组件，例如有绝缘体上半导体配置的场效晶体管，例如，全耗尽场效晶体管。由于第二电路603形成于半导体结构600中含有主体区的部分104，因此可提供有主体半导体配置的电路组件。此外，在一些具体实施例中，第一电路602中的电路组件与第二电路603中的电路组件可由不同的半导体材料形成。
在一些具体实施例中，第一电路602可包含数字逻辑电路，以及第二电路603可包含高频模拟电路。在此类具体实施例中，在半导体结构600的部分104中的半导体区可包含III-V半导体材料，例如砷化镓。在半导体结构600的部分105中的半导体层可包含硅。
在一些具体实施例中，高频模拟电路603可包含用于电磁辐射(例如，微波辐射)的发送器及/或接收器。因此，可使半导体结构600适于发送及/或接收电磁辐射用以处理信息，其中，可用第二电路603实施发送及/或接收，以及可用第一电路602执行发送信息的处理。
以上所揭示的特定具体实施例均仅供图解说明，因为本领域技术人员在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在权利要求书有提及，不希望本发明受限于本文所示的构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出权利要求书寻求保护。

Claims (21)

1.一种半导体结构，包含：
半导体衬底；
绝缘体上半导体区，该绝缘体上半导体区包含第一半导体区、设于该半导体衬底与该第一半导体区之间的电介质层，以及包含设于该第一半导体区中的有源区的第一晶体管，该电介质层提供该第一半导体区与该半导体衬底之间的电气隔离；以及
主体区，该主体区包含直接设于该半导体衬底上的第二半导体区，其中，该第二半导体区包含第一部分、第二部分及第三部分，其中该第一部分直接形成在该半导体衬底上，该第二部分形成在该第一部分上，该第三部分形成在该第二部分上，该第二部分包含不同于该第一部分的材料，该第二部分包含一种或多种III-V半导体材料，且该第三部分具有上表面，该上表面的至少一部分与该第一半导体区的上表面实质在同一个平面。
2.根据权利要求1所述的半导体结构，其中，该主体区包含含有设于该第二半导体区中的有源区的第二晶体管。
3.根据权利要求2所述的半导体结构，其中，该第二晶体管适于以高于该第一晶体管的供给电压操作。
4.根据权利要求1所述的半导体结构，其中，该主体区包含二极管与电容器中的至少一者。
5.根据权利要求1所述的半导体结构，其中，该第一晶体管为全耗尽场效晶体管。
6.根据权利要求1所述的半导体结构，其中，该半导体衬底为半导体晶粒。
7.根据权利要求1所述的半导体结构，进一步包含提供该第一半导体区与该第二半导体区之间的电气隔离的沟槽隔离结构。
8.根据权利要求1所述的半导体结构，其中，该第二半导体区的该第二部分包含与该半导体衬底的材料不同的至少一种半导体材料。
9.根据权利要求8所述的半导体结构，其中，该半导体衬底包含硅。
10.根据权利要求8所述的半导体结构，其中，该第二半导体区包含高电子迁移率晶体管。
11.根据权利要求8所述的半导体结构，进一步包含数字逻辑电路，该数字逻辑电路至少有一部分设置于该绝缘体上半导体区中，以及高频模拟电路，该高频模拟电路至少有一部分设置于该主体区中。
12.一种用于形成半导体结构的方法，包含：
提供结构，包含半导体衬底、设于该半导体衬底上方的半导体层、以及设于该半导体衬底与该半导体层之间的电介质层；
形成沟槽隔离结构，提供在该结构的第二部分中的该半导体层与该结构的第一部分中的该半导体层之间的电气隔离；
在形成该沟槽隔离结构之后，移除该半导体层及该电介质层在该结构的该第一部分中的部分，使得该结构的该第一部分暴露该半导体衬底，其中，该电介质层及该半导体层在该结构的该第二部分中的部分仍在该半导体衬底上；
在该结构的该第一部分中形成直接在该暴露半导体衬底上的半导体区，其中该半导体区包含形成在该半导体衬底上的第一半导体材料、形成在该第一半导体材料上的第二半导体材料和形成在该第二半导体材料上的第三半导体材料，其中该第一半导体材料包含与该半导体衬底相同的材料，该第二半导体材料包含不同于该半导体衬底的材料，该第二半导体材料包含一种或多种III-V半导体材料，且该第三半导体材料具有上表面，该上表面的至少一部分与该半导体层在该结构的该第二部分中的上表面实质在同一个平面；以及
在该结构的该第二部分中形成第一晶体管，该第一晶体管包含设于该半导体层在该结构的该第二部分中的该部分中的有源区。
13.根据权利要求12所述的方法，其中，形成该半导体区包括：进行至少一个选择性成长工艺以选择性地沉积至少一种半导体材料于该结构的该第一部分中。
14.根据权利要求12所述的方法，进一步包括：在该结构的该第一部分中形成第二晶体管，该第二晶体管包含设于该半导体区中的有源区。
15.根据权利要求14所述的方法，其中，该第二晶体管适于以高于该第一晶体管的供给电压操作。
16.根据权利要求12所述的方法，进一步包括：在该结构的该第一部分中形成二极管与电容器中的至少一者。
17.根据权利要求12所述的方法，其中，该第一晶体管为全耗尽场效晶体管。
18.根据权利要求12所述的方法，其中，形成该半导体区包括：
进行第一选择性成长工艺，以直接沉积该第一半导体材料于在该结构的该第一部分中的该暴露半导体衬底上；以及
在该第一选择性成长工艺后，进行至少一个第二选择性成长工艺以沉积该第二半导体材料在该第一半导体材料上。
19.根据权利要求18所述的方法，其中，该半导体衬底包含硅。
20.根据权利要求18所述的方法，进一步包括：在该结构的该第一部分中形成高电子迁移率晶体管。
21.根据权利要求18所述的方法，进一步包括：形成数字逻辑电路，该数字逻辑电路至少部分形成于该结构的该第二部分中，以及形成高频模拟电路，该高频模拟电路至少部分形成于该结构的该第一部分中。
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