TWI615978B - 包含絕緣體上半導體區和主體區之半導體結構及其形成方法 - Google Patents

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Abstract

一種結構，係包含：半導體基板、絕緣體上半導體區以及主體區。該絕緣體上半導體區包含第一半導體區、設於該半導體基板與該第一半導體區之間的電介質層、以及包含設於該第一半導體區中之主動區的第一電晶體。該電介質層提供該第一半導體區與該半導體基板之電氣隔離。該主體區包含直接設於該半導體基板上的第二半導體區。

Description

包含絕緣體上半導體區和主體區之半導體結構及其形成方法
本揭示內容大體有關於積體電路的領域，且更特別的是，有關於採用絕緣體上半導體技術的積體電路。
積體電路通常包含大量的電路元件，尤其是，場效電晶體。在場效電晶體中，閘極電極與通道區隔開可藉由提供閘極電極與通道區之間電氣絕緣的閘極絕緣層。提供與通道區鄰接的源極區和汲極區。
在半導體材料中可形成通道區、源極區發汲極區，其中通道區的摻雜與源極區及汲極區的摻雜不同。取決於施加於閘極電極的電壓，場效電晶體可在開啟狀態(源極區、汲極區之間有相對高導電率)與關閉狀態(源極區、汲極區之間有相對低導電率)之間切換。
為了改善包含場效電晶體之積體電路的效 能，已有人提議採用絕緣體上半導體技術。在絕緣體上半導體技術中，提供絕緣體上半導體結構。該絕緣體上半導體結構包含提供於半導體材料(例如，矽)基板上面的半導體材料(例如，矽)薄層。該層半導體材料用一層電氣絕緣材料(例如，二氧化矽)與基板隔開。相較於場效電晶體形成於塊材半導體基板(bulk semiconductor substrate)上的積體電路，絕緣體上半導體技術允許減少寄生電容及洩露電流。此外，根據絕緣體上半導體技術所形成的積體電路對於離子化輻射比較不敏感。
不過，絕緣體上半導體技術有一些與其相關的特定問題，包括所謂的浮體效應(floating body effect)。場效電晶體的本體與絕緣基板形成電容器。在此電容器中，可能累積電荷以及造成反效應，可包括場效電晶體的臨界電壓與先前狀態的相依性。
為了實質避免浮體效應，已有人提議使用全空乏場效電晶體。全空乏場效電晶體是用絕緣體上半導體結構形成，其中設於絕緣層上的半導體層有比場效電晶體之通道空乏厚度更薄的厚度。因此，場效電晶體的電荷及體電位(body potential)係固定的。
不過，全空乏場效電晶體可能比較不適用於某些應用，包括輸入至數位積體電路以及由數位積體電路輸出的處理。對於此類應用，形成於塊材基板上的場效電晶體可提供更適當的裝置特性。此外，形成於塊材半導體基板上的場效電晶體在用於類比積體電路時有其優點。
鑑於上述情況，本揭示內容係有關於一種結構及其形成方法，其係允許使用與可受益於塊材半導體基板之裝置相似的絕緣體上半導體結構的優點。
為供基本理解本發明的一些方面，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
揭示於本文的一示範結構包含半導體基板、絕緣體上半導體區以及主體區。該絕緣體上半導體區包含第一半導體區，設於該半導體基板與該第一半導體區之間的電介質層，以及第一電晶體。該第一電晶體包含設於該第一半導體區之中的主動區。該電介質層提供該第一半導體區與該半導體基板之電氣隔離。該主體區包含直接設於該半導體基板上的第二半導體區。
揭示於本文的一示範方法包括：提供一結構，其係包含半導體基板、設於該半導體基板上面之半導體層以及設於該半導體基板與該半導體層之間的電介質層。移除該半導體層及該電介質層在該結構之第一部份中的部份。因此，該半導體基板在該結構之該第一部份中暴露。該電介質層及該半導體層在該結構之第二部份中的部份仍在該半導體基板上。在該結構的第一部份中，在該暴露半導體基板上直接形成半導體區。在該結構的第二部份 中，形成第一電晶體。該第一電晶體包含主動區，其係設於該半導體層在該結構之該第二部份中的部份中。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧電介質層
103‧‧‧半導體層
104、105‧‧‧部份
106、107、108‧‧‧溝槽隔離結構
109‧‧‧遮罩
110、111‧‧‧蝕刻製程
112‧‧‧選擇性成長製程
113‧‧‧半導體區
114‧‧‧場效電晶體
115‧‧‧主動區
116‧‧‧源極區
117‧‧‧通道區
118‧‧‧汲極區
119‧‧‧閘極絕緣層
120‧‧‧側壁間隔體
121‧‧‧閘極電極
122‧‧‧場效電晶體
123‧‧‧主動區
124‧‧‧源極區
125‧‧‧通道區
126‧‧‧汲極區
127‧‧‧閘極絕緣層
128‧‧‧側壁間隔體
129‧‧‧閘極電極
130‧‧‧絕緣體上半導體結構
200‧‧‧半導體結構
201‧‧‧二極體
202、203‧‧‧摻雜區
204‧‧‧層間電介質
205、206、207、208、209‧‧‧電連接
300‧‧‧半導體結構
301‧‧‧電容器
302‧‧‧摻雜區
303‧‧‧導電材料
304‧‧‧電介質層
305‧‧‧溝槽
400‧‧‧半導體結構
401‧‧‧半導體區
402‧‧‧第一部份
403‧‧‧第二部份
404‧‧‧成長製程
405‧‧‧場效電晶體
406‧‧‧閘極電極
407‧‧‧閘極絕緣層
408‧‧‧側壁間隔體
409‧‧‧源極區
410‧‧‧通道區
411‧‧‧汲極區
412‧‧‧主動區
500‧‧‧半導體結構
501‧‧‧半導體區
502‧‧‧第一部份
503‧‧‧第二部份
504‧‧‧第三部份
505‧‧‧源極區
506‧‧‧汲極區
508‧‧‧閘極
509‧‧‧高電子移動率電晶體
600‧‧‧半導體結構
601‧‧‧溝槽隔離結構
602‧‧‧第一電路
603‧‧‧第二電路
604‧‧‧積體電路
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1a圖至第1e圖的橫截面圖示意圖示在方法示範具體實施例之階段的結構示範具體實施例；第2圖的橫截面圖示意圖示根據一示範具體實施例的結構；第3圖的橫截面圖示意圖示根據一示範具體實施例的結構；第4a圖至第4b圖的橫截面圖示意圖示在方法示範具體實施例之階段的結構示範具體實施例；第5a圖至第5b圖的橫截面圖示意圖示在方法示範具體實施例之階段的結構示範具體實施例；以及第6圖的上視圖示意圖示根據一示範具體實施例的結構。
儘管本發明容許各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發即複雜又花時間，但對於本技藝一般技術人員而言，在閱讀本揭示內容後將會是例行工作。
以下充分詳述數個具體實施例使得熟諳此藝者能製作及使用本發明。應瞭解，基於本揭示內容顯然仍有其他的具體實施例，以及在不脫離本發明範疇的情形下，可做出系統、結構、方法或機械改變。在以下的說明中，給出許多特定細節是為了讓讀者徹底了解，本發明。不過，顯然在沒有該等特定細節下仍可實施本發明。為了避免混淆本發明，因此不詳細揭示一些眾所周知的電路、系統組構、結構組構及製程步驟。
本揭示內容提供在同一半導體基板上設有絕緣體上半導體區及主體區的結構。在一些具體實施例中，在該絕緣體上半導體區中，可提供可為全空乏場效電晶體的場效電晶體。可使用含有設於絕緣體上半導體區中之場效電晶體與受益於塊材架構且形成於主體區之裝置結合的電路。此類裝置可為輸入/輸出裝置、二極體及/或電容結構。因此，可提供可在同一個半導體結構(例如，整合半導體晶粒)上局部彼此靠近地組合不同裝置群組於其中 的晶片，這允許形成有更大整合密度及較高效能的電路。
在用於形成該結構的方法實施例中，絕緣體上半導體基板用作起始材料(starting material)。該絕緣體上半導體基板可包含半導體層，其厚度適於形成全空乏場效電晶體以及提供於設在半導體基板上的電介質層上。為了電氣隔籬不同的裝置群組，在形成可為淺溝槽隔離的溝槽隔離結構後，用蝕刻製程(例如，非等向性蝕刻製程)移除在該半導體基板之數個部份中的半導體層。進一步的蝕刻移除電介質層直到該半導體基板暴露。之後，可進行磊晶步驟以從半導體基板成長半導體材料直到原始半導體層的高度。此時存在可用於高效能裝置的絕緣體上半導體區，不過，可能有較大的洩露電流，同時在塊材半導體材料上可製造高電壓裝置及特殊的非電晶體裝置，例如，二極體及電容。可根據用於製造場效電晶體的已知技術來進行用於形成此類裝置的其他製程步驟。特別是，可採用習知的高k金屬閘極製程。
其他的具體實施例可能涉及只部份地使主體區再成長以及完成成長至少一種其他半導體材料(例如，矽/鍺、鍺或III-V半導體材料，例如砷化鎵)的再填充。這可致能在實作習知邏輯電路的同一晶片上使用高頻類比裝置或高移動率裝置。
第1a圖的橫截面圖根據一具體實施例示意圖示處於製程之第一階段的半導體結構100。半導體結構100包含絕緣體上半導體結構130。絕緣體上半導體結構 130包含可含有半導體材料(例如，矽)的基板101。在基板101上，提供電介質層102。電介質層102包含電氣絕緣材料，例如，二氧化矽。在電介質層102上，提供半導體層103。因此，電介質層102配置於半導體層103、基板101之間，以及可提供半導體層103、基板101之間的電氣絕緣。
半導體層103可包含與基板101相同的半導體材料。例如，半導體層103可包含矽。在其他具體實施例中，半導體層103可由與基板101不同的半導體材料形成。例如，基板101可包含矽，以及半導體層103可包含矽/鍺、碳化矽、鍺或III V半導體材料，例如砷化鎵。在其他具體實施例中，半導體層103與基板101兩者可包含除矽以外的半導體材料。
在數個具體實施例中，絕緣體上半導體結構130可適於形成在半導體層103中設有主動區的全空乏場效電晶體。為此目的，半導體層103的厚度可在約5至10奈米之間，以及電介質層102的厚度可在約8至15奈米之間。
根據用於形成絕緣體上半導體結構的已知技術，可形成絕緣體上半導體結構130。在數個具體實施例中，提供包含基板101之半導體材料的第一半導體晶圓以及包含半導體層103之材料的第二半導體晶圓，其中該等晶圓中之至少一者有形成於其上的一層電介質層102材料。該等晶圓相互接觸使得該層介電材料在該等晶圓的半 導體材料之間，於是該等晶圓相互黏結。然後，例如，在晶圓黏結前已植入氫的位置處，劈開含有半導體層103材料的晶圓，然後可進行研磨製程(例如，化學機械研磨製程)以提供半導體層103的平滑表面。
可形成溝槽隔離結構106、107、108。在數個具體實施例中，溝槽隔離結構106、107、108可為淺溝槽隔離。溝槽隔離結構106、107、108可延伸穿過半導體層103進入電介質層102，藉此用溝槽隔離結構106、107、108及電介質層102，使半導體層103中被溝槽隔離結構106、107、108中之一或更多圍封的部份與半導體層103的其他部份電氣絕緣。溝槽隔離結構106、107、108可用包括微影、蝕刻、氧化及沉積的技術形成。在數個具體實施例中，溝槽隔離結構106、107、108可包含電氣絕緣材料，例如二氧化矽。
第1b圖的橫截面圖示意圖示處於製程之後一階段的半導體結構100。在半導體結構100上方形成遮罩109。在數個具體實施例中，遮罩109可為硬遮罩。遮罩109覆蓋半導體結構100的一部份105。半導體結構100的部份105包括在溝槽隔離結構106、107之間的區域以及鄰接溝槽隔離結構106、108的區域。另外，遮罩109可覆蓋溝槽隔離結構106、107、108或彼等的部份。
半導體結構100的部份104不被遮罩109覆蓋。半導體結構100的部份104可包含在溝槽隔離結構107、108之間的區域。
在遮罩109為硬遮罩的具體實施例中，形成遮罩109可藉由沉積一層遮罩109的材料於半導體結構100上以及移除該層在半導體結構100之部份104中的部份，藉此暴露半導體層103在半導體結構100之部份104中的部份。這可用微影及蝕刻製程完成。
在形成遮罩109後，可進行適合對於遮罩109之材料有選擇性地移除半導體層103之材料的蝕刻製程，如第1b圖的箭頭110所示。蝕刻製程110可為非等向性乾蝕刻製程，例如，反應性離子蝕刻製程。
為了提供該蝕刻製程的選擇性，可將蝕刻製程110調適成使得遮罩109的材料被蝕刻製程110影響的程度小於半導體層103的材料，或完全不被蝕刻製程110實質影響，使得遮罩109實質保持完整。一旦半導體結構100的部份104暴露電介質層102，蝕刻製程110就停止。
第1c圖的橫截面圖示意圖示處於製程之後一階段的半導體結構100。在移除半導體層103在半導體結構100之部份104中的部份後，可進行適於移除電介質層102之材料的蝕刻製程，如第1c圖的箭頭111所示。蝕刻製程111可為非等向性乾蝕刻製程，例如，反應性離子蝕刻製程。可將蝕刻製程111調適成對於遮罩109的材料有選擇性地移除電介質層102的材料，使得遮罩109不被蝕刻製程111影響或被蝕刻製程111影響的程度低以及實質保持完整。可進行蝕刻製程111直到半導體結構100的部份104暴露基板101。
在蝕刻製程110、111期間，用遮罩109保護電介質層102及半導體層103在半導體結構100之部份105中的部份和溝槽隔離106、107、108，因此，這些部份和溝槽隔離106、107、108仍在基板100上。
在電介質層102包含二氧化矽的具體實施例中，遮罩109可由氮化矽或氮氧化矽形成。半導體層103在半導體結構100之部份104中的部份可用適於各自對於氮化矽或氮氧化矽有選擇性地移除半導體層103之半導體材料的蝕刻製程110移除。電介質層102在半導體結構100之部份104中的部份可用適於各自對於氮化矽或氮氧化矽有選擇性地移除二氧化矽的蝕刻製程111移除。
第1d圖的橫截面圖示意圖示處於製程之後一階段的半導體結構100。在移除半導體層103及電介質層102在半導體結構100之部份104中的部份後，在半導體結構100之部份104中，可直接形成半導體區113於暴露基板101上。在一些具體實施例中，半導體區113可由與基板101實質相同的半導體材料形成。例如，在基板101包含矽的具體實施例中，半導體區113也可包含矽。在其他具體實施例中，半導體區113或其部份可包含與基板101之材料不同的半導體材料。以下會更詳細地描述半導體區113包含與基板101不同之半導體材料的具體實施例。
由於直接形成半導體區113於基板101上，所以沒有用電介質層使半導體區113與基板101電氣絕緣。因此，在半導體結構100之部份105中的半導體層103 及電介質層102提供在半導體結構100之部份104中的絕緣體上半導體組構時，半導體區113及基板101提供塊材半導體組構。
因此，半導體結構100包含在半導體結構100之部份105中的絕緣體上半導體區與在半導體結構100之部份104中的主體區。該絕緣體上半導體區包含第一半導體區，其係以半導體層103在半導體結構100之部份105中之一或更多部份的形式提供，以及半導體區113形成在半導體結構之主體區中的第二半導體區。
在一些具體實施例中，半導體區113在基板101與電介質層102之介面之平行方向以及在垂直於基板101之厚度方向的延伸部份可相對小。例如，半導體區113的延伸部份可對應於待形成於半導體區113中之單一電路元件(例如，電晶體、二極體及/或電容器)的大小。
在其他具體實施例中，可將半導體區113在基板101與半導體層102之介面之平行方向的延伸部份調適成可在半導體區113中形成複數個電路元件，例如，DRAM記憶體單元。在其他具體實施例中，半導體區113的延伸部份可相對大，使得在半導體結構100之部份104中可形成電路，例如，積體電路的輸入/輸出部。
半導體區113的大小及形狀對應於遮罩109中之開口的大小及形狀，該等開口定義半導體結構100的部份104及部份105。
在半導體結構100之部份104中形成半導體 區113可包括選擇性成長製程，如第1d圖的箭頭112所示。在一些具體實施例中，選擇性成長製程112可為選擇性磊晶成長製程，其係適於選擇性沉積半導體區113的半導體材料於基板101在半導體結構100之部份104中的暴露部份，而在半導體結構100之部份105中的遮罩109上實質不沉積半導體材料或只沉積相對少量的半導體材料。
在基板101及半導體區113包含矽以及遮罩109包含氮化矽、氮氧化矽或二氧化矽的具體實施例中，選擇性磊晶成長製程可包含使用含有矽及氯的反應氣體(例如，SiCl4、SiHCl3及/或SiH2Cl2)的化學氣相沉積製程或電漿增強化學氣相沉積製程。另外，反應氣體可添加氯化氫，或該反應氣體可包含氯化氫以及含有矽但不包含氯的反應物，例如Si2H6。
反應氣體中的氯可與遮罩109上的矽原子化學反應，可移除其中所產生的氣體反應產物。在基板101之暴露表面上及/或已沉積於在半導體結構100之部份104之半導體區113材料表面上的矽原子，比遮罩109表面上的矽原子更強烈地被束縛，與氯反應的程度比較小，因而可留在半導體結構100上。
在其他具體實施例中，可使用除化學氣相沉積或電漿增強化學氣相沉積方法以外的選擇性磊晶成長方法，例如，分子束磊晶或金屬有機化學氣相沉積。特別是，半導體區113包含III-V半導體材料(例如，砷化鎵)的具體實施例可採用金屬有機化學氣相沉積法。
在其他具體實施例中，半導體區113材料不僅沉積於在半導體結構100之部份104中之暴露基板101上而且也沉積於遮罩109上的非選擇性成長製程可用來形成半導體區113，在稍後的時間點可移除沉積於遮罩109上的半導體材料，如下文所述。
第1e圖的橫截面圖示意圖示處於製程之後一階段的半導體結構100。在形成半導體區113後，可移除遮罩109。在一些具體實施例中，相對於半導體層103及半導體區113的一或更多半導體材料和溝槽隔離結構106、107、108的材料，遮罩109的移除可包括適於選擇性地移除遮罩109之材料的蝕刻製程。在半導體層103及半導體區113包含矽、溝槽隔離結構106、107、108包含二氧化矽以及遮罩109包含氮化矽或氮氧化矽的具體實施例中，可使用適於各自對於矽及二氧化矽有選擇性地移除氮化矽或氮氧化矽的蝕刻製程。在用來移除遮罩109的蝕刻製程之後，可進行平坦化製程(例如，化學機械研磨製程)用以使半導體結構100的表面變平滑。
在其他具體實施例中，可省略移除遮罩109的蝕刻製程，在化學機械研磨製程期間可移除遮罩109。在此類具體實施例中，在用非選擇性成長製程形成半導體區113的具體實施例中，該化學機械研磨製程也可移除沉積於遮罩109上的半導體材料。
在其他具體實施例中，遮罩109可用蝕刻製程移除，以及可省略該化學機械研磨製程。
在移除遮罩109及進行視需要的平坦化製程後，半導體結構100可具有平滑的實質平坦表面。特別是，半導體區113在半導體結構100之部份104中的表面以及半導體層103在半導體結構100之部份105中的表面可實質位於共同的平面中。因此，即使採用有小焦深的微影工具，微影製程可用來同時地形成在半導體結構100之部份104、105中的結構。
可在半導體結構100之部份105中形成場效電晶體114，以及可在部份104中形成場效電晶體122。
場效電晶體114包含用閘極絕緣層119與半導體層103隔開的閘極電極121，鄰接閘極電極121的側壁間隔體120，以及形成於半導體層103在半導體結構100之部份105中之部份的主動區115。主動區115包含在閘極電極121下面的通道區117，以及鄰接通道區117的源極區116及汲極區118。
場效電晶體122包含形成於半導體區113上面以及用閘極絕緣層127與其隔開的閘極電極129，鄰接閘極電極129的側壁間隔體128，以及形成於半導體區113中的主動區123。主動區123包含在閘極電極129下面的通道區125，以及鄰接通道區125的源極區124及汲極區126。
場效電晶體114、122可用用以形成場效電晶體的已知製程形成，包括沉積、微影、蝕刻及/或離子植入。
在半導體層103用電介質層102與基板101隔開及與其電氣絕緣的一部份中形成場效電晶體114的主動區115。因此，場效電晶體114有絕緣體上半導體組構。在一些具體實施例中，場效電晶體114可為全空乏場效電晶體。
在直接提供於半導體基板101上的半導體區113中形成場效電晶體122的主動區123而在半導體區113、基板101之間沒有電介質層。因此，場效電晶體122有塊材組構。
在一些具體實施例中，場效電晶體114、122中之一者或場效電晶體114、122中之每一個可包含由電介質常數大於二氧化矽之材料形成的閘極絕緣層119、127及/或包含一或更多金屬的閘極電極121、129。在其他具體實施例中，場效電晶體114、122中之一者或場效電晶體114、122中之每一個可具有含有二氧化矽的閘極絕緣層119、127及/或含有多晶矽的閘極電極121、129。
在一些具體實施例中，可將場效電晶體122調適成高於場效電晶體114的供給電壓操作。可將場效電晶體122調適成接受形成於半導體結構100之積體電路的輸入或提供積體電路的輸出。可將場效電晶體122調適成在約0.8至2.5伏特之間的供給電壓操作。場效電晶體114可為積體電路中之邏輯電路的部件以及適於以約0.6至1.5伏特的供給電壓操作。
此外，場效電晶體122在關閉狀態下有小於 場效電晶體114的洩露電流。
在形成場效電晶體114、122後，可進行用以形成積體電路的其他加工步驟，可包括形成一或更多層間電介質層以及使場效電晶體114、122相互電氣連接及/或與半導體結構100中之其他電路元件(未圖示)電氣連接的電接點。
第2圖的橫截面圖根據一具體實施例示意圖示半導體結構200。為了方便，在第1a圖至第1e圖及第2圖中，類似的組件用相同的元件符號表示。圖示於第2圖之組件的特徵與第1a圖至第1e圖所示的特徵相對應而以相同元件符號表示以及實質相同或類似的技術可用來形成以相同元件符號表示的組件。
半導體結構200包含基板101、設在半導體結構200之部份105中的絕緣體上半導體區、以及設於半導體結構200之部份104中的主體區。半導體結構200之部份105包含半導體區，其係以用電介質層102與基板101隔開及與其電氣絕緣的半導體層103的形式提供。在半導體結構200之部份104中，提供直接形成於半導體基板101上的半導體區113。
在半導體結構200之部份105中，提供場效電晶體114。場效電晶體114包含閘極絕緣層119、閘極電極121、側壁間隔體120、以及主動區115。主動區115包含源極區116、通道區117及汲極區118。溝槽隔離結構106、107、108提供半導體結構200的部份之間的電氣絕 緣，特別是部份105中的半導體層103與半導體結構200之部份104中的半導體區113之間的電氣絕緣。
半導體區113包含二極體201。二極體201包含摻雜區202、203，其中摻雜區203的摻雜與摻雜區202的摻雜相反。例如，摻雜區203可為P型摻雜，以及摻雜區202可為N型摻雜。因此，在摻雜區202與摻雜區203之間獲得有整流性質的PN過渡(PN transition)。摻雜區202、203可用用以摻雜半導體材料的技術形成，包括離子植入及/或擴散。
半導體結構200更包含層間電介質204，其中係形成電連接205、206、207、208、209。電連接205、206、207各自提供至場效電晶體114之源極區116、閘極電極121及汲極區118的電連接。電連接208、209各自提供至二極體201之摻雜區202及摻雜區203的電連接。
電連接206至209可藉由在層間電介質204中形成接觸通孔(contact via)以及用金屬(例如，鎢)填滿該等接觸通孔而形成。層間電介質204可包含二氧化矽，以及可用化學氣相沉積或電漿增強化學氣相沉積法形成。
第3圖的橫截面圖根據一具體實施例示意圖示半導體結構300。為了方便，在第3圖和第1a圖至第1e圖及第2圖中，類似的組件用相同的元件符號表示。圖示於第3圖之組件的特徵與第1a圖至第1e圖及第2圖所示的特徵相對應而以相同元件符號表示以及實質相同或類似的方法可用來形成以相同元件符號表示的組件。
半導體結構300包含基板101。半導體結構300之部份105包含半導體區，其係以用電介質層102與基板101隔開及與其電氣絕緣的半導體層103的形式提供。
在半導體結構的部份104中，提供直接在基板101上的半導體區113。溝槽隔離結構106、107、108提供電氣絕緣於在半導體結構300之部份105中的半導體層103與在半導體結構300之部份104中的半導體區113之間，以及於半導體層103的不同部份之間。
在半導體結構300之部份105中，提供場效電晶體114。場效電晶體114包含用閘極絕緣層119與半導體層103隔開以及兩側有側壁間隔體120的閘極電極121。另外，場效電晶體114包含設於半導體層103中的主動區115。主動區115包含源極區116、通道區117及汲極區118。
在半導體結構300之部份104中，形成電容器301。電容器301包含溝槽305。在溝槽305中，提供可包含二氧化矽、氮化矽及/或另一電氣絕緣材料的電介質層304以及導電材料303，例如，摻雜多晶矽或金屬。在半導體區113中可提供鄰接溝槽305的摻雜區302用以改善半導體區113在鄰接溝槽305之區域中的導電率。摻雜區302與導電材料303形成電容器301的平板，以及電介質層304形成電容器301的電介質。
可形成電容器301的技術包括用以形成溝槽305的微影及蝕刻製程，用以形成摻雜區302的離子植 入及/或擴散製程，以及用以形成電介質層304及導電材料303的沉積、微影及蝕刻製程。
電容器301不必是如第3圖所示的溝槽電容器。在其他具體實施例中，電容器301可具有實質平坦組構，其中電介質層304與導電材料303形成於半導體區113的實質平坦部份上。
除了電容器301以外，在一些具體實施例中，在鄰接電容器301的半導體區113中可形成電連接至電容器301的場效電晶體(未圖示)，其中場效電晶體與電容器301形成動態隨機存取記憶體的單元。因此，可提供半導體結構與包含具有絕緣體上半導體組構之場效電晶體的邏輯電路相同的動態隨機存取記憶體，其中動態隨機存取記憶體單元皆形成於具有塊材半導體組構的部份中。
第4a圖的橫截面圖示意圖示處於製程之一階段的半導體結構400。第4b圖的橫截面圖示意圖示處於製程之後一階段的半導體結構400。為了方便，在第4a圖至第4b圖和第1a圖至第1e圖、第2及3圖中，類似的組件用相同的元件符號表示。圖示於第4a圖至第4b圖之組件的特徵與第1a圖至第1e圖和第2及3圖所示的特徵相對應而以相同元件符號表示以及實質相同或類似的方法可用來形成以相同元件符號表示的組件。
半導體結構400包含半導體基板101。在半導體結構400之部份105中，在基板101上面，提供以半導體層103之形式提供的半導體區和電介質層102。電介 質層102使半導體層103與基板101隔開以及提供電氣絕緣於半導體層103與基板101之間。另外，半導體結構400包含溝槽隔離結構106、107、108以及覆蓋半導體結構400之部份105的遮罩109。在半導體結構400中未被遮罩109覆蓋的部份104中，已移除半導體層103與電介質層102。
用如以上在說明第1a圖至第1b圖時提及的方法可得到半導體結構400，其中已移除在半導體結構400之部份104中的半導體層103及電介質層102。特別是，可進行蝕刻製程用以移除半導體層103及電介質層102在半導體結構400之部份104的部份以及暴露在半導體結構400之部份104中的基板101。
進行在第4a圖以箭頭404圖示的成長製程以在半導體結構400之部份104中形成半導體區401的第一部份402。成長製程404可為適於選擇性地沉積半導體區401之第一部份402之材料於基板101之半導體材料上的選擇性磊晶成長製程，其中實質不沉積材料於遮罩109上或只有少量的材料沉積於遮罩109上。
在一些具體實施例中，半導體區401之第一部份402可包含與半導體基板101相同的半導體材料。在該等具體實施例中之一些中，半導體基板101與半導體區401的第一部份402可包含矽。如以上說明第1c圖時所述，可進行化學氣相沉積製程或電漿增強化學氣相沉積製程用以選擇性地沉積半導體區401之第一部份402的材料於基板101上。
在其他具體實施例中，基板101與半導體區401的第一部份402可包含除矽以外的半導體材料及/或半導體區401的第一部份402可包含與基板101之材料不同的材料。
選擇性磊晶成長的方法，例如分子束磊晶或金屬有機化學氣相沉積製程，可用來取代上述用以形成半導體區401之第一部份402的化學氣相沉積及電漿增強化學氣相沉積法。
成長製程404在半導體區401之第一部份402延伸直到半導體層103與遮罩109之介面的高度之前停止，使得半導體層103包含離基板101比半導體區401在成長製程404停止時得到之第一部份402之表面更遠的部份。因此，半導體結構400之部份104包含在溝槽隔離結構107、108之間的凹處，其中在該凹處的底部提供半導體區401的第一部份402。
與上述半導體區113類似，半導體區401的第一部份402直接形成於基板101上，其中在半導體區401的第一部份402與基板101之間沒有電介質層。
第4b圖的橫截面圖示意圖示處於製程之後一階段的半導體結構400。在形成半導體區401的第一部份402後，形成半導體區401之第二部份403。半導體區401的第二部份403包含與第一部份402不同的材料。在一些具體實施例中，第一部份402可包含矽，以及第二部份403可包含矽/鍺、碳化矽、鍺或III-V半導體材料，例 如砷化鎵。
可用適於選擇性沉積半導體區401之第二部份403之材料於半導體區401之第一部份402之材料上的選擇性磊晶成長製程，形成半導體區401的第二部份403，而沒有材料或只有少量的材料沉積於遮罩109(第4a圖)上。
在半導體區401之第一部份402包含矽以及第二部份403包含矽/鍺的具體實施例中，另外，鍺烷(GeH4)在化學氣相沉積或電漿增強化學氣相沉積製程期間的供給可與上述第1a圖至第1e圖之具體實施例在形成半導體區113的背景下的類似。因此，除了矽以外，半導體區401的第二部份403可加入鍺，以得到矽/鍺。
在半導體區401之第二部份403包含III-V半導體材料(例如，砷化鎵)的具體實施例中，可採用分子束磊晶或金屬有機化學氣相沉積製程用以選擇性地成長半導體區401之第二部份403的材料於第一部份402的材料上。
在其他具體實施例中，半導體區401的第二部份403可用非選擇性成長製程形成，其中半導體區401之第二部份403的材料不僅沉積於第一部份402上，也沉積於遮罩109(第4a圖)上。
在形成半導體區401的第二部份403後，可用蝕刻製程及/或研磨製程(例如，化學機械研磨法)移除遮罩109及沉積於遮罩109上的任何半導體材料，如以上在 說明第1e圖時所述。
在蝕刻製程及/或研磨製程後，半導體結構400可具有平滑表面，其中半導體區401之第二部份403在半導體結構400之部份104中的表面以及半導體層103在半導體結構400之部份105中的表面實質在同一個平面。
在半導體結構400之部份105中形成場效電晶體114。場效電晶體114包含閘極電極121、閘極絕緣層119、側壁間隔體120以及形成於半導體層103中的主動區115。主動區115包含源極區116、通道區117及汲極區118。
在半導體結構400的部份104中，可形成場效電晶體405。場效電晶體405包含形成於半導體區401之第二部份403上面以及用閘極絕緣層407與其隔開的閘極電極406。形成鄰接閘極406的側壁間隔體408。場效電晶體405更包含形成於半導體區401之第二部份403中的主動區412。主動區412包含與在閘極電極406下面之通道區410鄰接的源極區409及汲極區411。
與以上在說明第1e圖時提及的電晶體122類似，場效電晶體405可用用以形成場效電晶體的技術形成，包括沉積、氧化、微影及離子植入。
在半導體結構400之部份104中的場效電晶體405具有塊材組構，其係與以上在說明第1e圖時提及的場效電晶體122類似。此外，由於在半導體區401的第二部份403中提供場效電晶體405的主動區412，主動區412可採用除矽以外的許多半導體材料。
例如，主動區412可形成於矽/鍺、碳化矽或鍺中，當沉積於半導體區401的含矽第一部份402上時，它可具有本質應變(intrinsic strain)使得有可能改善電荷載子在通道區410中的移動率。
在其他具體實施例中，主動區412可形成於III-V半導體材料(例如，砷化鎵)中，它有實質比矽更大的電荷載子移動率。
第5a圖的橫截面圖根據一具體實施例示意圖示處於半導體結構製造方法之一階段的半導體結構500。第5b圖的橫截面圖示意圖示處於製程之後一階段的半導體結構500。為了方便，在第5a圖至第5b圖和第1a圖至第1e圖、第2、3及4a至4b圖中，類似的組件用相同的元件符號表示。圖示於第5a圖至第5b圖之組件的特徵與第1a圖至第1e圖、第2、3及4a至4b圖所示的特徵相對應而以相同元件符號表示以及實質相同或類似的方法可用來形成以相同元件符號表示的組件。
如第5a圖所示的半導體結構500包含半導體基板101。半導體結構500的部份105包含以半導體層103之形式提供的半導體區及電介質層102。電介質層102設於半導體層103、半導體基板101之間，以及提供半導體層103與基板101之間的電氣絕緣。因此，半導體層103與電介質層102在半導體結構500中提供絕緣體上半導體區。半導體結構500更包含提供電氣絕緣於半導體層103之部份之間以及於半導體結構500之部份104、105之間的 溝槽隔離結構106、107、108。
半導體結構500之部份104包含直接提供於基板101上的半導體區501，其中在半導體區501、基板101之間沒有電介質層。半導體區501包含直接提供於基板101上的第一部份502，在第一部份502上的第二部份503，以及在第二部份503上的第三部份504。在半導體結構500之部份104中的半導體區501提供主體區。
半導體區501之第三部份504的表面與半導體層103在半導體結構500之部份105中的表面可實質在同一個平面。
半導體區501的部份502、503、504可包含不同的半導體材料。在一些具體實施例中，第一部份502可包含實質與基板101相同的半導體材料。例如，基板101與半導體區501的第一部份502可包含矽。半導體區501的第二部份503可包含與第一部份502之半導體材料不同的半導體材料，以及第三部份504可包含與第一部份502及第二部份503之材料不同的半導體材料。
在一些具體實施例中，半導體區501的第一部份502包含矽，第二部份503可包含實質未摻雜的砷化鎵，以及第三部份504可包含N型摻雜的砷化鋁鎵。
如第5a圖所示的半導體結構500可用以上在說明第1a圖至第1d圖及第4a至4b圖時提及的方法形成。特別是，在半導體結構500之部份105上方形成與上述遮罩109類似的遮罩，可進行蝕刻製程用以移除在半導 體結構500之部份104中的半導體層103及電介質層102，以及可進行複數個成長製程，例如，選擇性磊晶成長製程，用以形成半導體區501的部份502、503、504。之後，可用蝕刻製程及/或研磨製程移除該遮罩，例如，化學機械研磨製程，以及可提供有實質平滑及平坦表面的半導體結構500。
第5b圖的橫截面圖示意圖示處於製程之後一階段的半導體結構500。在半導體結構500之部份105中，可形成場效電晶體114。場效電晶體114包含用閘極絕緣層119與半導體層103隔開及兩側有側壁間隔體120的閘極電極121。在半導體層103中，提供場效電晶體114的主動區115。主動區115包含源極區116、在閘極電極121下面的通道區117，以及汲極區118。
在半導體結構500之部份104中，可形成高電子移動率電晶體509。高電子移動率電晶體509可包含源極區505與汲極區506。源極區505及汲極區506可為N型摻雜，以及摻雜物濃度可大於半導體區501之第三部份503的其他部份。可進行離子植入製程用以形成源極區505與汲極區506。高電子移動率電晶體509更包含閘極電極508，它可為形成於半導體區501之第三部份504之凹處中的金屬閘極。可用微影、蝕刻及沉積的已知技術形成該凹處及閘極電極508。
因此，半導體結構500包含有固體上固體組構(solid-on-solid configuration)的場效電晶體114，以及設 置於同一基板101上的高電子移動率電晶體509。
本揭示內容不受限於主體區包含單一電路元件(例如，場效電晶體)，或有相對少數之電路元件(例如，單一動態隨機存取記憶體單元)的具體實施例。在其他具體實施例中，半導體結構包含其中形成包含相對大量之電路元件之電路的絕緣體上半導體區，以及其中形成包含相對大量之電路元件之另一電路的主體區。以下，用第6圖描述此類具體實施例。
第6圖根據一具體實施例圖示半導體結構600的示意上視圖。為了方便，在第6圖和第1a圖至第5b圖中，類似的組件用相同的元件符號表示，以及圖示於第6圖之組件的特徵與第1a圖至第5b圖所示的特徵相對應而以相同元件符號表示。
半導體結構600可為半導體晶片。半導體結構600包含部份104、105。部份105可為絕緣體上半導體區，其中在與基板101類似的半導體基板上面提供半導體區，該半導體區之形式可為與上述半導體層103類似的半導體材料層，以及在半導體層與基板之間提供與電介質層102類似的電介質層。
半導體結構600的部份104可為包含直接設於半導體基板上之半導體區的主體區。該半導體區的特徵可對應於在說明第1a圖至第5b圖時提及的半導體區113、401及501中之任一的特徵。溝槽隔離結構601使半導體結構600的部份104、105相互隔開以及提供部份104、105 之間的電氣絕緣。
半導體結構600更包含積體電路604。積體電路604包含形成於半導體結構600之部份105中的第一電路602，以及形成於半導體結構600之部份104中的第二電路603。半導體結構600更可包含：第一電路602與第二電路603之間的電連接(未圖示)，其形式可為形成於層間電介質中或上的導線，該層間電介質設於在半導體結構600之部份105中之絕緣體上半導體區以及在部份104中之主體區上面。
由於第一電路602形成於半導體結構600的部份105中，該第一電路可包含電路元件，例如有絕緣體上半導體組構的場效電晶體，例如，全空乏場效電晶體。由於第二電路603形成於半導體結構600中含有主體區的部份104，故可提供有塊材半導體組構的電路元件。此外，在一些具體實施例中，第一電路602中的電路元件與第二電路603中的電路元件可由不同的半導體材料形成。
在一些具體實施例中，第一電路602可包含數位邏輯電路，以及第二電路603可包含高頻類比電路。在此類具體實施例中，在半導體結構600之部份104中的半導體區可包含III-V半導體材料，例如砷化鎵。在半導體結構600之部份105中的半導體層可包含矽。
在一些具體實施例中，高頻類比電路603可包含用於電磁輻射(例如，微波輻射)的發送器及/或接收器。因此，可使半導體結構600適於發送及/或接收電磁輻 射用以處理資訊，其中可用第二電路603實施發送及/或接收，以及可用第一電路602執行發送資訊的處理。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
100‧‧‧半導體結構
101‧‧‧基板
102‧‧‧電介質層
103‧‧‧半導體層
104、105‧‧‧部份
106、107、108‧‧‧溝槽隔離結構
113‧‧‧半導體區
114‧‧‧場效電晶體
115‧‧‧主動區
116‧‧‧源極區
117‧‧‧通道區
118‧‧‧汲極區
119‧‧‧閘極絕緣層
120‧‧‧側壁間隔體
121‧‧‧閘極電極
122‧‧‧場效電晶體
123‧‧‧主動區
124‧‧‧源極區
125‧‧‧通道區
126‧‧‧汲極區
127‧‧‧閘極絕緣層
128‧‧‧側壁間隔體
129‧‧‧閘極電極

Claims (18)

  1. 一種半導體結構，係包括：半導體基板；絕緣體上半導體區，該絕緣體上半導體區包括包含第一主動區的第一半導體區、設於該半導體基板與該第一半導體區之間的電介質層、以及位於該第一半導體區中之該第一主動區中與上方的第一電晶體，該電介質層提供該第一半導體區與該半導體基板之間的電性隔離；以及主體區，該主體區包括直接設於該半導體基板上的第二半導體區，其中該第二半導體區包括：第一部分，其中該第一部分設置在該半導體基板上，且該第一部分包含與該半導體基板相同的第一半導體材料；第二部分，其中該第二部分設置在該第一部分上，且該第二部分包含與該第一部分之該第一半導體材料不同的第二半導體材料；以及第三部分，其中該第三部分設置在該第二部分上，且該第三部分包含與該第一部分之該第一半導體材料和該第二部分之該第二半導體材料不同的第三半導體材料。
  2. 如申請專利範圍第1項所述之半導體結構，其中，該主體區包括位在第二主動區中與上方的第二電晶體，該第二主動區係定義於該第二半導體區中。
  3. 如申請專利範圍第2項所述之半導體結構，其中，該第二電晶體適於以高於該第一電晶體的供給電壓操作。
  4. 如申請專利範圍第1項所述之半導體結構，其中，該主體區包括二極體與電容器中之至少一者。
  5. 如申請專利範圍第1項所述之半導體結構，其中，該第一電晶體為全空乏場效電晶體。
  6. 如申請專利範圍第1項所述之半導體結構，其中，該半導體基板為半導體晶粒。
  7. 如申請專利範圍第1項所述之半導體結構，更包括提供該第一半導體區與該第二半導體區之間的電性隔離的溝槽隔離結構。
  8. 如申請專利範圍第1項所述之半導體結構，其中，該半導體基板包括矽，以及該第二半導體區之該部份包括矽/鍺、鍺及一種或多種III-V半導體材料中之至少一者。
  9. 如申請專利範圍第1項所述之半導體結構，其中，該第二半導體區包括高電子移動率電晶體。
  10. 如申請專利範圍第1項所述之半導體結構，更包括數位邏輯電路，該數位邏輯電路至少有一部份設置於該絕緣體上半導體區中，以及包括高頻類比電路，該高頻類比電路至少有一部份係設置於該主體區中。
  11. 一種半導體結構，係包括：矽基板； 絕緣體上半導體區，該絕緣體上半導體區包括包含第一主動區的矽層、該矽基板之上表面與該矽層之下表面之間並與其接觸的電介質層，其中，該電介質層提供該第一主動區與該矽基板之間的電性隔離；位於該矽層中之該第一主動區中與上方的第一電晶體；主體區，該主體區由至少一半導體材料構成，該主體區包括第二主動區，其中該至少一半導體材料的部分位於該矽基板上並接觸該矽基板，且該主體區包含：第一部分，其中該第一部分設置在該矽基板上，且該第一部分包含與該矽基板相同的第一半導體材料；第二部分，其中該第二部分設置在該第一部分上，且該第二部分包含與該第一部分之該第一半導體材料不同的第二半導體材料；以及第三部分，其中該第三部分設置在該第二部分上，且該第三部分包含與該第一部分之該第一半導體材料和該第二部分之該第二半導體材料不同的第三半導體材料；溝槽隔離結構，該溝槽隔離結構提供該第一主動區與該第二主動區之間的電性隔離；以及半導體裝置，該半導體裝置至少部分位於該第二主動區中。
  12. 如申請專利範圍第11項所述之半導體結構，其中，該半導體裝置為第二電晶體。
  13. 如申請專利範圍第12項所述之半導體結構，其中，該第二電晶體適於以高於該第一電晶體的供給電壓操作。
  14. 如申請專利範圍第11項所述之半導體結構，其中，該半導體裝置為二極體與電容器中之一者。
  15. 如申請專利範圍第11項所述之半導體結構，其中，該第一電晶體為全空乏場效電晶體。
  16. 如申請專利範圍第11項所述之半導體結構，其中，該主體區中之該至少一半導體材料包括位於該矽基板上並接觸該矽基板之矽層和位於該矽層上方的至少一額外半導體材料。
  17. 如申請專利範圍第11項所述之半導體結構，其中，該主體區中之該至少一半導體材料包括矽/鍺、鍺及一種或多種III-V半導體材料中之至少一者。
  18. 如申請專利範圍第11項所述之半導體結構，其中，該半導體裝置為高電子移動率電晶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963208B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof
TWI521664B (zh) * 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
FR3018139B1 (fr) 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
FR3021457B1 (fr) * 2014-05-21 2017-10-13 St Microelectronics Rousset Composant, par exemple transistor nmos, a region active a contraintes en compression relachees, et condensateur de decouplage associe
FR3025335B1 (fr) 2014-08-29 2016-09-23 Stmicroelectronics Rousset Procede de fabrication d'un circuit integre rendant plus difficile une retro-conception du circuit integre et circuit integre correspondant
US10153300B2 (en) * 2016-02-05 2018-12-11 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a high-electron-mobility transistor (HEMT) and method for manufacturing the same
US9847347B1 (en) 2016-11-07 2017-12-19 Globalfoundries Inc. Semiconductor structure including a first transistor at a semiconductor-on-insulator region and a second transistor at a bulk region and method for the formation thereof
US10170517B2 (en) * 2016-12-13 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming image sensor device
TWI696266B (zh) * 2018-12-10 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429488B2 (en) * 1998-11-17 2002-08-06 International Business Machines Corporation Densely patterned silicon-on-insulator (SOI) region on a wafer
US7274072B2 (en) * 2005-04-15 2007-09-25 International Business Machines Corporation Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7754587B2 (en) * 2006-03-14 2010-07-13 Freescale Semiconductor, Inc. Silicon deposition over dual surface orientation substrates to promote uniform polishing
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
DE102010038737B4 (de) * 2010-07-30 2017-05-11 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen und eingebetteten verformungsinduzierenden Halbleiterlegierungen
US8679921B2 (en) * 2011-10-27 2014-03-25 GlobalFoundries, Inc. Canyon gate transistor and methods for its fabrication
US8471342B1 (en) * 2011-12-09 2013-06-25 GlobalFoundries, Inc. Integrated circuits formed on strained substrates and including relaxed buffer layers and methods for the manufacture thereof
US8912606B2 (en) * 2012-04-24 2014-12-16 Globalfoundries Inc. Integrated circuits having protruding source and drain regions and methods for forming integrated circuits
US9023713B2 (en) * 2012-06-22 2015-05-05 GlobalFoundries, Inc. Ultrathin body fully depleted silicon-on-insulator integrated circuits and methods for fabricating same
US20140070321A1 (en) * 2012-09-13 2014-03-13 Globalfoundries Inc. Integrated circuits having boron-doped silicon germanium channels and methods for fabricating the same
US20140117418A1 (en) * 2012-10-30 2014-05-01 Globalfoundries Inc. Three-dimensional silicon-based transistor comprising a high-mobility channel formed by non-masked epitaxy
US8835936B2 (en) * 2012-11-15 2014-09-16 Globalfoundries Inc. Source and drain doping using doped raised source and drain regions
US8963208B2 (en) * 2012-11-15 2015-02-24 GlobalFoundries, Inc. Semiconductor structure including a semiconductor-on-insulator region and a bulk region, and method for the formation thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429488B2 (en) * 1998-11-17 2002-08-06 International Business Machines Corporation Densely patterned silicon-on-insulator (SOI) region on a wafer
US7274072B2 (en) * 2005-04-15 2007-09-25 International Business Machines Corporation Hybrid bulk-SOI 6T-SRAM cell for improved cell stability and performance

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