JP2013026336A

JP2013026336A - 半導体装置及びその製造方法

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Publication number: JP2013026336A
Application number: JP2011158115A
Authority: JP
Inventors: So Kurata; 創倉田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2011-07-19
Filing date: 2011-07-19
Publication date: 2013-02-04
Anticipated expiration: 2031-07-19
Also published as: JP5659978B2

Abstract

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。
【選択図】図１Ｊ

Description

本発明は、半導体装置及びその製造方法に関する。

ＭＯＳトランジスタ形成方法として、マスクの開口部を通して半導体基板のチャネル領域をエッチングして溝を形成した後に、その開口部を通して溝内に半導体層をエピタキシャル成長する工程を含む技術が知られている。この場合、半導体層上には、マスクの開口部を通してゲート絶縁膜、ゲート電極が形成される。

そのような溝とその中の半導体層によれば、半導体層のチャネル領域とその両側に形成されるエクステンション領域の境界の不純物プロファイルの変化が急峻になる。このため、エクステンション領域から不純物の拡散が抑制され、チャネル長の縮小が抑制される。この場合、半導体層として、シリコン系単結晶が埋め込まれる。

また、半導体基板としてシリコン・オン・インシュレータ（ＳＯＩ）基板を使用して上記の溝を形成する場合には、上側の半導体層内への溝の形成は、その下の埋込絶縁層が露出する前に中断されることが知られている。

特開２０１０−０５０４０２号公報特表２０１０−５０８６７１号公報

ところで、ＳＯＩ基板においてＭＯＳトランジスタが形成されるシリコン層は、埋込絶縁層が無いバルクシリコン基板に比べて結晶性が悪い。このため、ＳＯＩ基板に形成されるＭＯＳトランジスタは、バルクシリコン基板に形成されるＭＯＳトランジスタに比べて電流駆動能力が低い。

また、ＳＯＩ基板でＭＯＳトランジスタのソース／ドレイン部分にシリコンゲルマニウム（ＳｉＧｅ）層を埋め込んでも、その膜厚は極めて薄いので、ＳｉＧｅ層の歪みが効果的にチャネル領域に加わらない。

また、ＳＯＩ基板に形成されるＭＯＳトランジスタにバックバイアス電圧を印可する場合には、裏側のシリコン支持基板から埋込絶縁層を介して電圧を印可するので、シリコン支持基板内の不純物濃度を増やさなければならない。このため、ＳＯＩ基板を使用するデバイスの不純物濃度のバラツキの小ささという利点が損なわれてしまう。

本発明の目的は、ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供することにある。

本実施形態の１つの観点によれば、半導体基板上に埋込絶縁層を介して形成される第１半導体層と、前記第１半導体層及び前記絶縁層内に形成され、前記第１半導体層に接する第２半導体層と、前記第２半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ゲート電極の側壁に形成されるサイドウォールと、を
有することを特徴とする半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。

本実施形態によれば、半導体基板上に順に形成される埋込絶縁層及び第１半導体層内に形成され、第１半導体層内で接する第２半導体層上には、ゲート絶縁膜及びゲート電極が順に形成されている。
このため、第２半導体層のみ擬似的なバルク構造となるので、キャリアの移動度が従来よりも向上する。また、第２半導体層の材料も選択が可能になり、金属ゲートの組み合わせによりトランジスタの閾値制御が容易になる。また、第１半導体層内に形成されるソース／ドレインのエクステンション領域は、極薄体（ＵＴＢ）そのものなので、浅い接合による短チャンネル効果の改善、接合容量の低減が可能になる。また、バックゲート電圧を印可するために半導体基板側の不純物濃度を極端に増やす必要がなくなる。

図１Ａ〜図１Ｃは、第１実施形態に係る半導体装置の製造工程を例示する断面図である。図１Ｄ〜図１Ｆは、第１実施形態に係る半導体装置の製造工程を例示する断面図である。図１Ｇ〜図１Ｉは、第１実施形態に係る半導体装置の製造工程を例示する断面図である。図１Ｊ、図１Ｋは、第１実施形態に係る半導体装置の製造工程を例示する断面図である。図２Ａ〜図２Ｃは、第２実施形態に係る半導体装置の製造工程を例示する断面図である。

以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

（第１の実施の形態）
図１Ａ〜図１Ｋは、第１実施形態に係る半導体装置の製造方法の一例を示す断面図である。
次に、図１Ａに示す構造を形成するまでの工程を説明する。

まず、単結晶のシリコン基板１の上に、埋込絶縁層（ＢＯＸ層）２、シリコン層（ＳＯＩ層）３が順に形成されたＳＯＩ基板１０を用意する。埋込絶縁層２の厚さは例えば５ｎｍ〜１０ｎｍであり、シリコン層３の厚さは例えば１０ｎｍ〜２０ｎｍである。ＳＯＩ基板１０は、例えば、酸素分子をイオン注入によりシリコン基板１の中に埋め込み、それを高熱で酸化させることにより酸化層、即ち埋込絶縁層２を形成するというＳＩＭＯＸ法で形成される。その他に、ＳＯＩ基板１０は、酸化膜を介してシリコン基板同士を貼り合わせる方法により形成されることもある。

そのような構造のＳＯＩ基板１０において、シリコン層３のうち素子分離領域をエッチングして溝３ｕを形成した後、溝３ｕ内とシリコン層３の上に素子分離絶縁膜４として例えばシリコン酸化膜を形成する。続いて、素子分離絶縁膜４を例えば化学機械研磨（ＣＭＰ）法により研磨してシリコン層３の表面を露出するとともに、素子分離絶縁膜４を溝３ｕ内に残す。

次に、図１Ｂに示す構造を形成するまでの工程について説明する。
まず、シリコン層３及び素子分離絶縁膜４の上に、例えば５０ｎｍ〜１５０ｎｍの厚さのポリシリコン膜５と厚さ約１０ｎｍのシリコン酸化膜６をＣＶＤ法により順に形成する。続いて、シリコン酸化膜６の上にフォトレジストを塗布し、これを露光、現像等することにより、ゲート電極及び配線形状を有するレジストパターン（不図示）を形成する。

さらに、そのレジストパターンをマスクに使用してシリコン酸化膜６及びポリシリコン膜５を例えば反応性イオンエッチング法によりエッチングしてパターンを形成する。ポリシリコン膜５のパターンのうちゲート電極が形成される領域では、幅が約２０ｎｍのダミーゲート５ｇが形成される。なお、シリコン酸化膜６のエッチングガスとして例えばフッ素系ガスを使用し、シリコン膜５のエッチングガスとして例えば臭化水素（ＨＢｒ）ガスを使用する。

その後に、ダミーゲート５ｇをマスクにしてシリコン層３にｐ型不純物、例えばホウ素をイオン注入し、ダミーゲート５ｇの両側方のシリコン層３内にｐ型エクステンション領域３ｓ、３ｄを形成する。

次に、シリコン層３、素子分離絶縁膜４、ダミーゲート５ｇ及びシリコン酸化膜６の上にシリコン窒化膜を形成した後に、シリコン層３が露出するまでシリコン窒化膜をエッチバックする。これによりダミーゲート５ｇの側壁に残されたシリコン窒化膜を絶縁性のサイドウォール７として使用する。

次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、シリコン層３のｐ型エクステンション領域３ｓ、３ｄの上に例えば１０ｎｍ〜４０ｎｍの厚さの単結晶のｐ型シリコン層を選択的にエピタキシャル成長することにより、迫り上げ形状のｐ型ソース／ドレイン領域８ｓ、８ｄを形成する。ｐ型シリコン層は、例えば、シラン（ＳｉＨ_４）、塩素（Ｃｌ_２）、フッ化ホウ素（ＢＦ_３）を含むガスを使用し、気相成長法により形成される。

続いて、ダミーゲート５ｇの上方とｐ型ソース／ドレイン領域８ｓ、８ｄの上とサイドウォール７の上に金属膜（不図示）としてニッケル膜を形成した後、それらを加熱してｐ型ソース／ドレイン領域８ｓ、８ｄのシリコンとニッケルを合金化する。これにより、ｎ型ソース／ドレイン領域８ｓ、８ｄの上にシリサイド層９ｓ、９ｄを形成する。この場合、ダミーゲート５ｇの上面、側面に形成されたシリコン酸化膜６、サイドウォール７はニッケル膜とは実質的に反応しない。

その後に、残されたニッケル膜を除去することにより、シリコン酸化膜６、サイドウォール７及びシリサイド層９ｓ、９ｄを露出させる。

次に、図１Ｄに示す構造を形成するまでの工程について説明する。
まず、ダミーゲート５ｇ、シリコン酸化膜６、サイドウォール７、ｐ型ソース／ドレイン領域８ｓ、８ｄ及びシリサイド層９ｓ、９ｄの上に層間絶縁膜１１を形成する。層間絶縁膜１１の材料として、埋込絶縁層２である酸化層のエッチャントに対して実質的にエッチングされない絶縁材料、例えば炭化酸化シリコン（ＳｉＯＣ）膜をＣＶＤ法により形成する。続いて、ダミーゲート５ｇを研磨ストップ層として使用し、層間絶縁膜１３とその下のシリコン酸化膜６をＣＭＰ法により研磨する。これにより、サイドウォール７を覆う状態でダミーゲート５ｇの上面を露出させるとともに、層間絶縁膜１３の上面を平坦化する。

次に、図１Ｅに示すように、層間絶縁膜１１及びサイドウォール７をマスクに使用し、ダミーゲート５ｇとその直下の領域のシリコン層３をエッチングする。この場合のエッチングガスとして例えばＨＢｒガスを使用し、また、エッチング方法として例えば誘導結合型プラズマエッチング法を使用する。これにより、ダミーゲート５ｇが除去された箇所にはサイドウォール７により区画される開口部７ａが形成され、さらにその下には、シリコン層３に開口部３ａが形成される。

続いて、図１Ｆに示すように、サイドウォール７及びシリコン層３の開口部７ａ、３ａを通してその下の埋込絶縁層２、即ち酸化層を希釈フッ酸により除去し、開口部２ａを形成する。その際、層間絶縁膜１１は、シリコン酸化膜のエッチャントに対してエッチング耐性のある絶縁材料、例えばＳｉＯＣから形成されているので、エッチング用マスクとなる。また、サイドウォール７であるシリコン窒化膜も、希釈フッ酸に対してエッチングレートが極めて低いので、エッチング用マスクとして使用される。以上により形成される３層の開口部７ａ、３ａ、２ａは上下に連続した溝となっている。

なお、サイドウォール７により区画される開口部７ａのうち配線を形成する領域（不図示）では、開口部７ａ内をレジストで覆ってその下に溝が形成されることを防止する。そのレジストは、埋込絶縁層２のエッチング後に除去される。

次に、図１Ｇに示すように、開口部７ａ、３ａ、２ａを通してシリコン基板１の上に半導体層１２、例えばシリコンゲルマニウム（ＳｉＧｅ）層とシリコン層を順に形成し、これにより開口部２ａ、３ａ内を埋める。この場合、ＳｉＧｅ層は歪み層となり、その上のシリコン層はチャネル領域となる。半導体層１２は、ｐ型エクステンション領域３ｓ、３ｄの上面と同じ高さになるまで選択エピタキシャル成長される。なお、半導体層１２内にはｎ型不純物をドープしてもよい。

シリコン系単結晶であるＳｉＧｅをエピタキシャル成長するために使用される原料ガスとしてシラン系ガス、ゲルマン系ガス、塩素系ガスを含む混合ガスを使用し、気相成長法を採用する。また、シリコン層をエピタキシャル成長するために使用される原料ガスとしてシラン系ガス、塩素系ガスを含む混合ガスを使用し、気相成長法を採用する。

シラン系ガスとして、例えばモノシラン（ＳｉＨ_４）、ジシラン（Ｓｉ_２Ｈ_６）、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）がある。また、ゲルマン系ガスとして、例えばモノゲルマン（ＧｅＨ_４）、ジゲルマン（Ｇｅ_２Ｈ_６）、ジクロロゲルマン（ＧｅＨ_２Ｃｌ_２）がある。さらに、塩素系ガスとして例えば塩素（Ｃｌ_２）を使用する。

半導体層１２の材料は選択が可能であり、その他のシリコン系単結晶として、例えばシリコン層又はＳｉＧｅ層又は炭化シリコン層を形成してもよい。シリコン層を形成する場合には、一導電型不純物として例えばｎ型不純物のリン、砒素をドープしてもよく、この場合の不純物濃度は上層よりも下層が高くになるように調整してレトログレードウエル型としてもよい。その他、ｎ型ＭＯＳトランジスタを形成する領域では、III-Ｖ族のガリウム砒素、窒化ガリウム等を形成してもよい。

次に、図１Ｈに示すように、サイドウォール７の開口部７ａの側面とその底面の半導体層１２の上と層間絶縁膜１１の上に、ゲート絶縁膜１３として、高誘電率材料（Ｈｉｇｈ−ｋ材料）膜をＣＶＤ法により数ｎｍの厚さに形成する。Ｈｉｇｈ−ｋ材料として、例えば酸化ハフニウム、ハフニウムシリコン酸化窒化等のハフニウム系材料を形成してもよい。或いは、Ｈｉｇｈ−ｋ材料として、酸化ジルコニウム、ジルコニウム酸化シリコン、ジルコニウム酸化窒化シリコン等のジルコニウム系材料、または、酸化イットリウムのようなイットリウム系材料を形成してもよい。

続いて、図１Ｉに示すように、ゲート絶縁膜１３の上に金属膜１４、例えば銅、タングステン、アルミニウム等を形成する。金属膜１４は、サイドウォール７の開口部７ａを完全に埋め込む厚さに形成される。金属膜１４として銅を形成する場合には、タンタル等のバリアメタル膜と銅シード層を例えばスパッタにより順に形成した後に銅層を電解めっきにより形成する。

その後に、図１Ｊに示すように、層間絶縁膜１１の上面上の金属膜１４及びゲート絶縁膜１３をＣＭＰ法により研磨し、層間絶縁膜１１を露出させる。これによりサイドウォール７の開口７ａ内に残された金属膜１４をゲート電極１４ｇとして使用する。なお、その他の配線領域（不図示）に形成されているサイドウォール７の開口部内にも金属膜１４が残されて配線として使用される。以上により、ＳＯＩ基板１０には、素子分離絶縁層４に囲まれた領域にｐ型ＭＯＳトランジスタが完成する。

次に、図１Ｋに示す構造を形成するまでの工程について説明する。まず、ｐ型ソース／ドレイン領域８ｓ、８ｄの上方に開口部を有するレジストパターン（不図示）を層間絶縁膜１１上に形成した後に、開口部を通して層間絶縁膜１１をエッチングしてコンタクトホール１１ｓ、１１ｄを形成する。その後に、開口部１１ｓ、１１ｄ内及び層間絶縁膜１１上に金属膜、例えば窒化チタン膜、アルミニウム銅膜、窒化チタン膜を順に形成し、その金属膜をパターニングする。これにより、コンタクトホール１１ｓ、１１ｄを通してシリサイド層９ｓ、９ｄにそれぞれ接続される配線１５ｓ、１５ｄを形成する。

以上の実施形態によれば、ＳＯＩ基板１０のシリコン層３上にダミーゲート５ｇを形成し、ダミーゲート５ｇをマスクにしてイオン注入によりｐ型エクステンション領域３ｓ、３ｄを形成し、さらにダミーゲート５ｇの側面にサイドウォール７を形成している。さらに、ダミーゲート５ｇの側面にサイドウォール７を形成した後に、ダミーゲート５ｇ及びサイドウォール７の両側にｐ型ソース／ドレイン領域８ｓ、８ｄを形成し、その上に層間絶縁膜１１を形成している。続いて、サイドウォール７及び層間絶縁膜１１をマスクにしてダミーゲート５ｇ、シリコン層３及び埋込絶縁層２を順にエッチングしてシリコン基板１に達する開口部７ａ、３ａ、２ａを形成している。その後に、開口部７ａ、３ａ、２ａを通してシリコン基板１上に半導体層１２をエピタキシャル成長し、続いて、サイドウォール７の開口部７ａを通して半導体層１２上にゲート絶縁膜１３、ゲート電極１４ｇを順に形成している。

これにより形成されたｐ型ＭＯＳトランジスタにおいては、ゲート電極１４ｇの下にゲート絶縁膜１３を介して半導体層１２が形成されている。半導体層１２は、その両側のシリコン層３、即ちソース／ドレイン領域８ｓ、８ｄに接するとともに、埋込絶縁層２の開口部２ａを通してシリコン基板１の上に形成されている。

従って、チャネル領域が形成される半導体層１２は、局部的に結晶性の良い擬似的なバルク半導体構造となるので、キャリアの移動度が向上する。しかも、エクステンション領域３ｓ、３ｄは埋込絶縁膜２上に極薄体（ＵＳＢ）に形成されているので、バルクシリコンを使用する場合に比べ、エクステンション領域３ｓ、３ｄとチャネル領域の接合は浅く、短チャネル効果は改善され、接合容量が減る。

また、シリコン基板１から埋込絶縁層２の開口部２ａを通して半導体層１２にバックゲート電圧を直に印加することができるので、シリコン基板１内の不純部濃度を大きく増やさなくてもよくなる。さらに、ゲート電極１４ｇの金属材料と開口部２ａ、３ａ内の半導体層１２との組み合わせによりトランジスタの閾値電圧の制御が容易になる。

ところで、上記の構造によれば、開口部２ａ、３ａ内の半導体層１２のチャネル領域が完全空乏ではなく、バルク構造に近いために、この点から見れば、短チャネル効果耐性が損なわれるとも考えられる。

しかし、エクステンション領域３ｓ、３ｄの端部は開口部２ａ、３ａにより分断されるので、開口部２ａ、３ａ内に埋め込まれる半導体層２とエクステンション領域３ｓ、３ｄの境界の不純物プロファイルは急峻に変化する。このため、エクステンション領域３ｓ、３ｄからの不純物拡散により生じるチャネル領域の縮小化が防止され、短チャネル効果が生じにくくなる。

また、他の領域の開口部２ａ、３ａ内に、例えばIII-Ｖ族化合物半導体層を形成してｎ型ＭＯＳトランジスタを形成することにより、同一のＳＯＩ基板１０にｎＭＯＳトランジスタとｐＭＯＳトランジスタで異なったチャネル領域を有するＣＭＯＳを形成することが可能になる。

従って、上記の構造によれば、バルクＭＯＳトランジスタに比べて、短チャネル効果に強く、不純物のばらつきも小さい。

なお、ダミーゲート５ｇはポリシリコン膜から形成されるに限るものではなく、例えばサイドウォール７、層間絶縁膜１１に対して選択的にエッチングされる材料、例えば上記の実施形態においてはシリコン酸化膜から形成されてもよい。

（第２の実施の形態）
図２Ａ〜図２Ｃは、第２実施形態に係る半導体装置の製造工程の一部を示す断面図である。
まず、本実施形態の半導体装置は、第１実施形態と同様に、図１Ａ〜図１Ｆに示すように、ＳＯＩ基板１０上にダミーゲート５ｇを形成し、さらにダミーゲート５ｇの両側のシリコン層３内にｐ型エクステンション領域３ｓ、３ｄを形成する。その後に、サイドウォール７、ｐ型ソース／ドレイン領域８ｓ、８ｄ、シリサイド層９ｓ、９ｄ、層間絶縁膜１１を形成する。

さらに、層間絶縁膜１１を研磨して平坦化してダミーゲート５ｇの上面を露出した後に、第１実施形態と同様に、層間絶縁膜１１及びサイドウォール７をマスクに使用してダミーゲート５ｇを選択的にエッチングして開口部７ａを形成する。その後に、層間絶縁膜１１及びサイドウォール７をマスクに使用し、開口部７ａを通してＳＯＩ基板１０のシリコン層３及び埋込絶縁層２をエッチングして開口部３ａ、２ａを形成する。

次に、図２Ａに示すように、層間絶縁膜１１及びサイドウォール７をマスクに使用し、開口部７ａ、３ａ、２ａを通してシリコン基板１にｎ型不純物をイオン注入する。その後に、加熱によりｎ型不純物を活性化してｎ型レトログレードウエル１７を形成する。

続いて、図２Ｂに示すように、サイドウォール７の開口部７ａを通してその下のシリコン基板１の上に半導体層１２をエピタキシャル選択成長する。半導体層１２として例えばシリコン層が形成される。半導体層１２は、ｎ型不純物、例えば砒素又は燐がドープされ、その不純物濃度はｎ型レトログレードウエル１７の不純物濃度よりも低く設定される。

次に、図２Ｃに示すように、層間絶縁膜１１にコンタクトホール１１ｓ、１１ｄを形成し、さらに、層間絶縁膜１１上に形成する配線１５ｓ、１５ｄをコンタクトホール１１ｓ、１１ｄを通してｐ型ソース／ドレイン領域８ｓ、８ｄ上のシリサイド層９ｓ、９ｄに接続する。
以上のような方法により形成されたｐＭＯＳトランジスタは、レトログレードウエル１７により、ラッチアップ現象に対する耐性を向上させ、ＭＯＳトランジスタの狭チャネル効果の抑制やバックゲート電圧印加を行うことができる。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板上に埋込絶縁層を介して形成される第１半導体層と、前記第１半導体層及び前記絶縁層内に形成され、前記第１半導体層に接する第２半導体層と、前記第２半導体層の上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記ゲート電極の側壁に形成されるサイドウォールと、を有することを特徴とする半導体装置。
（付記２）前記半導体基板のうち前記第２半導体層の下には、前記第２半導体層と同じ導電型のウエルが形成されている付記１に記載の半導体装置。
（付記３）前記第２半導体層は、シリコン系半導体層、化合物半導体層のいずれかである付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記４）前記第２半導体層の両側に位置する前記第１半導体層内には、一導電型エクステンション領域が形成されていることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置。
（付記５）前記一導電型エクステンション領域上には、一導電型ソース／ドレイン領域が形成され、前記一導電型ソース／ドレイン領域の上には前記サイドウォールを覆う絶縁膜が形成されている付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）半導体基板上に埋込絶縁層を介して形成される第１半導体層の上にダミーゲートを形成する工程と、前記ダミーゲートをマスクに使用して前記第１半導体層内に不純物を導入する工程と、前記ダミーゲートの側壁にサイドウォールを形成する工程と、前記ダミーゲート及び前記サイドウォールの周囲に絶縁膜を形成する工程と、前記絶縁膜及び前記サイドウォールをマスクに使用して前記ダミーゲートをエッチングし、前記サイドウォールに囲まれる第１開口部を形成する工程と、前記第１開口部を通して前記第１半導体層及び前記埋込絶縁層をエッチングし、前記半導体基板に達する深さの第２開口部を形成する工程と、前記第１開口部、前記第２開口部を通して前記半導体基板上に第２半導体層を成長する工程と、前記第２半導体層の上にゲート絶縁膜とゲート電極を順に形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記７）前記ゲート絶縁膜を前記第１開口部内面と前記絶縁膜上面の上に形成する工程と、前記ゲート絶縁膜の上に導電膜を形成する工程と、前記導電膜及び前記ゲート絶縁膜を研磨することにより、前記絶縁膜の上面を露出し、前記第１開口部内の前記導電膜を前記ゲート電極として残す工程と、を有する付記６に記載の半導体装置の製造方法。
（付記８）前記ダミーゲートは、前記サイドウォール及び前記絶縁膜に対して選択的にエッチングできる材料から形成されていることを特徴とする付記６又は付記７に記載の半導体装置の製造方法。
（付記９）前記第２半導体層は、シリコン系半導体層、化合物半導体層のいずれかであることを有る付記６乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記第２半導体層を形成する前に、前記第１開口部、第２開口部を通して前記半導体基板に不純物を導入する工程を有する付記６乃至付記９のいずれか１つに記載の半導体装置の製造方法。

１シリコン基板
２埋込絶縁層
３シリコン（半導体）層
３ｓ、３ｄｐ型エクステンション領域
４素子分離絶縁層
５ｇダミーゲート
６シリコン酸化膜
７サイドウォール
８ｓ、８ｄｐ型ソース／ドレイン領域
９ｓ、９ｄシリサイド層
１１層間絶縁膜
１２半導体層
１３ゲート絶縁膜
１４金属膜（導電膜）
１４ｇゲート電極

Claims

半導体基板上に埋込絶縁層を介して形成される第１半導体層と、
前記第１半導体層及び前記絶縁層内に形成され、前記第１半導体層に接する第２半導体層と、
前記第２半導体層の上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極と、
前記ゲート電極の側壁に形成されるサイドウォールと、
を有することを特徴とする半導体装置。
前記半導体基板のうち前記第２半導体層の下には、前記第２半導体層と同じ導電型のウエルが形成されている請求項１に記載の半導体装置。
半導体基板上に埋込絶縁層を介して形成される第１半導体層の上にダミーゲートを形成する工程と、
前記ダミーゲートをマスクに使用して前記第１半導体層内に不純物を導入する工程と、
前記ダミーゲートの側壁にサイドウォールを形成する工程と、
前記ダミーゲート及び前記サイドウォールの周囲に絶縁膜を形成する工程と、
前記絶縁膜及び前記サイドウォールをマスクに使用して前記ダミーゲートをエッチングし、前記サイドウォールに挟まれる領域に第１開口部を形成する工程と、
前記第１開口部を通して前記第１半導体層及び前記埋込絶縁層をエッチングし、前記半導体基板に達する深さの第２開口部を形成する工程と、
前記第１開口部、前記第２開口部を通して前記半導体基板上に第２半導体層を成長する工程と、
前記第２半導体層の上にゲート絶縁膜とゲート電極を順に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜を前記第１開口部内面と前記絶縁膜上面の上に形成する工程と、
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記導電膜及び前記ゲート絶縁膜を研磨することにより、前記絶縁膜の上面を露出し、前記第１開口部内の前記導電膜を前記ゲート電極として残す工程と、
を有する請求項３に記載の半導体装置の製造方法。
前記第２半導体層を形成する前に、前記第１開口部、前記第２開口部を通して前記半導体基板内に不純物を導入する工程を有する請求項３又は請求項４に記載の半導体装置の製造方法。