JP2000299458A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 シリコンのエピタキシャル成長時に素子領域
間の短絡を防ぐ、電界効果トランジスタの製造方法を提
供する。 【解決手段】 基板１に素子分離絶縁膜１１およびウェ
ル９を形成する第１の工程と、当該基板１全面に層間絶
縁膜１３を形成する第２の工程、当該層間絶縁膜１３
に、当該基板１上の当該素子分離絶縁膜１１間に於ける
ゲート電極形成予定領域２に対応する部分に開口部３を
設ける第３の工程、当該開口部３内に露出した当該基板
１の表面４にシリコン１５を選択的にエピタキシャル成
長させる第４の工程、当該エピタキシャル成長させたシ
リコン膜層１５上にゲート絶縁膜１６を形成する第５の
工程及び当該ゲート絶縁膜１６上にゲート電極１７を形
成する第６の工程とから構成されている電界効果トラン
ジスタの製造方法。
間の短絡を防ぐ、電界効果トランジスタの製造方法を提
供する。 【解決手段】 基板１に素子分離絶縁膜１１およびウェ
ル９を形成する第１の工程と、当該基板１全面に層間絶
縁膜１３を形成する第２の工程、当該層間絶縁膜１３
に、当該基板１上の当該素子分離絶縁膜１１間に於ける
ゲート電極形成予定領域２に対応する部分に開口部３を
設ける第３の工程、当該開口部３内に露出した当該基板
１の表面４にシリコン１５を選択的にエピタキシャル成
長させる第４の工程、当該エピタキシャル成長させたシ
リコン膜層１５上にゲート絶縁膜１６を形成する第５の
工程及び当該ゲート絶縁膜１６上にゲート電極１７を形
成する第６の工程とから構成されている電界効果トラン
ジスタの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タの製造方法に関し、特には、微細化ＭＯＳＦＥＴに於
て、ゲート絶縁膜の信頼性を向上させ、且つ素子間の短
絡を防止する事が出来る電界効果トランジスタの製造方
法に関する。
タの製造方法に関し、特には、微細化ＭＯＳＦＥＴに於
て、ゲート絶縁膜の信頼性を向上させ、且つ素子間の短
絡を防止する事が出来る電界効果トランジスタの製造方
法に関する。
【０００２】
【従来の技術】従来から、この種の電界効果トランジス
タでは、重要な要素として、微細化した電界効果トラン
ジスタでは、短チャネル効果を抑えながらしきい値を下
げることにより、低電源電圧で良好なトランジスタの電
気特性を得ることが挙げられる。
タでは、重要な要素として、微細化した電界効果トラン
ジスタでは、短チャネル効果を抑えながらしきい値を下
げることにより、低電源電圧で良好なトランジスタの電
気特性を得ることが挙げられる。
【０００３】この目的のために、図１１に示すように、
しきい値制御の為の不純物層７８上部に不純物の無い層
８１をシリコンのエピタキシャル成長により形成すると
いう手法が採用されている。係る技術に関しては、例え
ば、１９９４ＳＹＭＰＯＳＩＵＭＯＮＶＬＳＩＴＥＣＨ
ＮＯＬＯＧＹ、ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰ
ＡＰＥＲＳ、ＰＰ．１９−２０等に開示されている。
しきい値制御の為の不純物層７８上部に不純物の無い層
８１をシリコンのエピタキシャル成長により形成すると
いう手法が採用されている。係る技術に関しては、例え
ば、１９９４ＳＹＭＰＯＳＩＵＭＯＮＶＬＳＩＴＥＣＨ
ＮＯＬＯＧＹ、ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰ
ＡＰＥＲＳ、ＰＰ．１９−２０等に開示されている。
【０００４】勿論、係る電界効果トランジスタでは、高
速化を図る為に寄生容量を削減することにより、動作速
度を速くしかつ消費電力を小さくすることが他の重要な
要素の一つとなっており、その目的のために、通常ソー
スおよびドレイン領域とウェルの間の接合容量を減らす
必要上、図１１に示すように、素子分離絶縁膜７９を形
成した後、フォトレジスト８０を用いてゲート電極の直
下となるシリコン基板内のみにしきい値制御用の不純物
層７８を形成する事も一般的に行われている。（参考文
献、１９９３ｉｎｔｅｒｎａｔｉｏｎａｌＥＬＥＣＴＲ
ＯＮＤＥＶＩＣＥＳｍｅｅｔｉｎｇ、ＴＥＣＨＮＩＣＡ
ＬＤＩＧＥＳＴ、ＰＰ．８８３―８８６）。
速化を図る為に寄生容量を削減することにより、動作速
度を速くしかつ消費電力を小さくすることが他の重要な
要素の一つとなっており、その目的のために、通常ソー
スおよびドレイン領域とウェルの間の接合容量を減らす
必要上、図１１に示すように、素子分離絶縁膜７９を形
成した後、フォトレジスト８０を用いてゲート電極の直
下となるシリコン基板内のみにしきい値制御用の不純物
層７８を形成する事も一般的に行われている。（参考文
献、１９９３ｉｎｔｅｒｎａｔｉｏｎａｌＥＬＥＣＴＲ
ＯＮＤＥＶＩＣＥＳｍｅｅｔｉｎｇ、ＴＥＣＨＮＩＣＡ
ＬＤＩＧＥＳＴ、ＰＰ．８８３―８８６）。
【０００５】しかしながら、図１１に示すしきい値制御
の為の不純物層７８上部に不純物の無い層８１をシリコ
ンのエピタキシャル成長により形成するという手法は、
図９（Ｂ）に示すように、素子分離絶縁膜７９の幅が狭
いとき、シリコンのエピタキシャル成長時に素子領域間
で短絡する問題が生じる。又、層間絶縁膜にゲート電極
形成予定領域に対応した位置に開口部を形成する処理に
於ては、当該基板の表面が荒れてしまい、当該基板の表
面にゲート絶縁膜を形成すると、当該ゲート絶縁膜の剥
離、破断等が発生し、当該ゲート絶縁膜の信頼性のみな
らず、素子そのものの信頼性を低下させる原因となって
いた。
の為の不純物層７８上部に不純物の無い層８１をシリコ
ンのエピタキシャル成長により形成するという手法は、
図９（Ｂ）に示すように、素子分離絶縁膜７９の幅が狭
いとき、シリコンのエピタキシャル成長時に素子領域間
で短絡する問題が生じる。又、層間絶縁膜にゲート電極
形成予定領域に対応した位置に開口部を形成する処理に
於ては、当該基板の表面が荒れてしまい、当該基板の表
面にゲート絶縁膜を形成すると、当該ゲート絶縁膜の剥
離、破断等が発生し、当該ゲート絶縁膜の信頼性のみな
らず、素子そのものの信頼性を低下させる原因となって
いた。
【０００６】即ち、図７（Ａ）〜図８（Ｃ）に示す従来
法の電界効果トランジスタの製造方法では、特に図８
（Ａ）に示す様に、ダミーゲート電極９１を除去する工
程に於て、図１０（Ｂ）に示すように、シリコン基板表
面にダメージ層が生じ、その結果、移動度の劣化を生
じ、またダメージ層上に形成したゲート絶縁膜の信頼性
は悪くなる。又、当該シリコン基板表面にダメージ層
は、ダミーゲート電極除去時のみではなく、図７（Ａ）
に示す様な、イオン注入時に於いても欠陥が生じる。
法の電界効果トランジスタの製造方法では、特に図８
（Ａ）に示す様に、ダミーゲート電極９１を除去する工
程に於て、図１０（Ｂ）に示すように、シリコン基板表
面にダメージ層が生じ、その結果、移動度の劣化を生
じ、またダメージ層上に形成したゲート絶縁膜の信頼性
は悪くなる。又、当該シリコン基板表面にダメージ層
は、ダミーゲート電極除去時のみではなく、図７（Ａ）
に示す様な、イオン注入時に於いても欠陥が生じる。
【０００７】一方、特開昭６０−３２３６４号公報に
は、ダミーゲートを使用してＭＯＳＦＴを製造する基本
的な方法が開示されているが、当該ゲート電極下部にエ
ピタキシャルシリコン膜を配置したＭＯＳＦＴに関して
は開示がない。又、特開平４−１２３４３９号公報に
は、ダミーゲートを使用してＭＯＳＦＴを製造するに際
し、後にゲート電極が形成される当該基板領域に不純物
を含む領域を形成する方法が開示されているが、当該ゲ
ート電極下部にエピタキシャルシリコン膜を配置したＭ
ＯＳＦＴに関しては開示がない。
は、ダミーゲートを使用してＭＯＳＦＴを製造する基本
的な方法が開示されているが、当該ゲート電極下部にエ
ピタキシャルシリコン膜を配置したＭＯＳＦＴに関して
は開示がない。又、特開平４−１２３４３９号公報に
は、ダミーゲートを使用してＭＯＳＦＴを製造するに際
し、後にゲート電極が形成される当該基板領域に不純物
を含む領域を形成する方法が開示されているが、当該ゲ
ート電極下部にエピタキシャルシリコン膜を配置したＭ
ＯＳＦＴに関しては開示がない。
【０００８】更に、特開平７−１３９７９号公報には、
局所的なチャネル領域を形成するトランジスタの製造方
法に関して開示されているが、当該ゲート電極下部にエ
ピタキシャルシリコン膜を配置したＭＯＳＦＴに関して
は開示がない。
局所的なチャネル領域を形成するトランジスタの製造方
法に関して開示されているが、当該ゲート電極下部にエ
ピタキシャルシリコン膜を配置したＭＯＳＦＴに関して
は開示がない。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、シリコンのエピタキシャ
ル成長時に素子領域間の短絡を防ぐと共に、ゲート絶縁
膜の信頼性、或いは素子の信頼性を大幅に向上させる事
が可能な電界効果トランジスタの製造方法を提供するこ
とにある。
した従来技術の欠点を改良し、シリコンのエピタキシャ
ル成長時に素子領域間の短絡を防ぐと共に、ゲート絶縁
膜の信頼性、或いは素子の信頼性を大幅に向上させる事
が可能な電界効果トランジスタの製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に於ける電界効果トランジ
スタの製造方法は、基板に素子分離絶縁膜およびウェル
を形成する第１の工程と、当該基板全面に層間絶縁膜を
形成する第２の工程、当該層間絶縁膜に、当該基板上の
当該素子分離絶縁膜間に於けるゲート電極形成予定領域
に対応する部分に開口部を設ける第３の工程、当該開口
部内に露出した当該基板表面にシリコンをエピタキシャ
ル成長させる第４の工程、当該エピタキシャル成長させ
たシリコン膜層上にゲート絶縁膜を形成する第５の工程
及び当該ゲート絶縁膜上にゲート電極を形成する第６の
工程とから構成されている電界効果トランジスタの製造
方法である。
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に於ける電界効果トランジ
スタの製造方法は、基板に素子分離絶縁膜およびウェル
を形成する第１の工程と、当該基板全面に層間絶縁膜を
形成する第２の工程、当該層間絶縁膜に、当該基板上の
当該素子分離絶縁膜間に於けるゲート電極形成予定領域
に対応する部分に開口部を設ける第３の工程、当該開口
部内に露出した当該基板表面にシリコンをエピタキシャ
ル成長させる第４の工程、当該エピタキシャル成長させ
たシリコン膜層上にゲート絶縁膜を形成する第５の工程
及び当該ゲート絶縁膜上にゲート電極を形成する第６の
工程とから構成されている電界効果トランジスタの製造
方法である。
【００１１】
【発明の実施の形態】本発明に係る当該電界効果トラン
ジスタの製造方法は、例えば、ダミーゲート電極除去後
に、シリコンのエピタキシャル成長を行うため、層間絶
縁膜が素子領域間の分離マスクとして作用するので、素
子分離絶縁膜の幅が狭い場合でも素子領域間の短絡を防
ぐという効果が得られる。
ジスタの製造方法は、例えば、ダミーゲート電極除去後
に、シリコンのエピタキシャル成長を行うため、層間絶
縁膜が素子領域間の分離マスクとして作用するので、素
子分離絶縁膜の幅が狭い場合でも素子領域間の短絡を防
ぐという効果が得られる。
【００１２】さらに本発明に係る当該電界効果トランジ
スタの製造方法によれば、ダミーゲート電極除去後に、
シリコンのエピタキシャル成長を行うため、シリコン基
板表面のダメージ層を除去して良好なトランジスタの素
子特性を得るという効果も得られる。又、本発明に係る
当該電界効果トランジスタの製造方法によれば、ダミー
ゲート電極除去後にしきい値制御用の不純物層形成およ
びシリコンのエピタキシャル成長を行うことを特徴とし
ている。
スタの製造方法によれば、ダミーゲート電極除去後に、
シリコンのエピタキシャル成長を行うため、シリコン基
板表面のダメージ層を除去して良好なトランジスタの素
子特性を得るという効果も得られる。又、本発明に係る
当該電界効果トランジスタの製造方法によれば、ダミー
ゲート電極除去後にしきい値制御用の不純物層形成およ
びシリコンのエピタキシャル成長を行うことを特徴とし
ている。
【００１３】
【実施例】以下に、本発明に係る半導体装置及び半導体
装置の製造方法に関する一具体例の構成を図面を参照し
ながら詳細に説明する。即ち、図１及び図２は、本発明
に係る電界効果トランジスタの製造方法の一具体例を示
す断面図であり、図中、基板１に素子分離絶縁膜１１お
よびウェル９を形成する第１の工程と、当該基板１全面
に層間絶縁膜１３を形成する第２の工程、当該層間絶縁
膜１３に、当該基板１上の当該素子分離絶縁膜１１間に
於けるゲート電極形成予定領域２に対応する部分に開口
部３を設ける第３の工程、当該開口部３内に露出した当
該基板１の表面４にシリコン１５を選択的にエピタキシ
ャル成長させる第４の工程、当該エピタキシャル成長さ
せたシリコン膜層１５上にゲート絶縁膜１６を形成する
第５の工程及び当該ゲート絶縁膜１６上にゲート電極１
７を形成する第６の工程とから構成されている電界効果
トランジスタの製造方法が示されている。
装置の製造方法に関する一具体例の構成を図面を参照し
ながら詳細に説明する。即ち、図１及び図２は、本発明
に係る電界効果トランジスタの製造方法の一具体例を示
す断面図であり、図中、基板１に素子分離絶縁膜１１お
よびウェル９を形成する第１の工程と、当該基板１全面
に層間絶縁膜１３を形成する第２の工程、当該層間絶縁
膜１３に、当該基板１上の当該素子分離絶縁膜１１間に
於けるゲート電極形成予定領域２に対応する部分に開口
部３を設ける第３の工程、当該開口部３内に露出した当
該基板１の表面４にシリコン１５を選択的にエピタキシ
ャル成長させる第４の工程、当該エピタキシャル成長さ
せたシリコン膜層１５上にゲート絶縁膜１６を形成する
第５の工程及び当該ゲート絶縁膜１６上にゲート電極１
７を形成する第６の工程とから構成されている電界効果
トランジスタの製造方法が示されている。
【００１４】つまり、本発明に係る当該電界効果トラン
ジスタの製造方法に於いては、先ず第１に、ゲート電極
形成用領域の基板表面が、エッチング処理操作その他の
処理操作によって荒れてしまい、当該ゲート絶縁膜を当
該ゲート電極形成用領域の基板表面に形成した場合に
は、当該ゲート絶縁膜が剥離したり破断したりする為、
当該ゲート絶縁膜のみならず当該素子そのものの信頼性
を低下せしめると言う問題を解決する為に、特に当該ゲ
ート電極形成用領域の基板表面と当該ゲート電極との間
に不純物を含まないシリコン膜層を配置する事が特徴で
あり、第２には、係る不純物を含まないシリコン膜層
を、単に基板表面に形成すると、特に近年開発されてい
る微細化半導体装置に於いては、隣接する素子間で短絡
が発生すると言う問題が有り、その為、層間絶縁膜に設
けた開口部を利用して当該基板表面上に局所的に不純物
を含まないシリコン膜層を選択的にエピタキシャル成長
させる事によって、局所的に、当該エピタキシャル成長
シリコン膜層を形成する様にした点にも特徴がある。
ジスタの製造方法に於いては、先ず第１に、ゲート電極
形成用領域の基板表面が、エッチング処理操作その他の
処理操作によって荒れてしまい、当該ゲート絶縁膜を当
該ゲート電極形成用領域の基板表面に形成した場合に
は、当該ゲート絶縁膜が剥離したり破断したりする為、
当該ゲート絶縁膜のみならず当該素子そのものの信頼性
を低下せしめると言う問題を解決する為に、特に当該ゲ
ート電極形成用領域の基板表面と当該ゲート電極との間
に不純物を含まないシリコン膜層を配置する事が特徴で
あり、第２には、係る不純物を含まないシリコン膜層
を、単に基板表面に形成すると、特に近年開発されてい
る微細化半導体装置に於いては、隣接する素子間で短絡
が発生すると言う問題が有り、その為、層間絶縁膜に設
けた開口部を利用して当該基板表面上に局所的に不純物
を含まないシリコン膜層を選択的にエピタキシャル成長
させる事によって、局所的に、当該エピタキシャル成長
シリコン膜層を形成する様にした点にも特徴がある。
【００１５】本発明に於ける当該電界効果トランジスタ
の製造方法に於いては、当該選択的エピタキシャル成長
シリコン膜層の厚みは、特に特定されるものではない
が、好ましくは、１０ｎｍ〜１００ｎｍの厚みを有して
いるものである。次に、本発明に於ける当該電界効果ト
ランジスタの製造方法に於て、当該第３の工程終了後、
当該第３の工程を実行する以前の段階で、当該開口部内
に露出した当該基板表面から当該基板内部に不純物を注
入する当該第３の工程とは別の工程である、第３ａの工
程が設けられている事も望ましい。
の製造方法に於いては、当該選択的エピタキシャル成長
シリコン膜層の厚みは、特に特定されるものではない
が、好ましくは、１０ｎｍ〜１００ｎｍの厚みを有して
いるものである。次に、本発明に於ける当該電界効果ト
ランジスタの製造方法に於て、当該第３の工程終了後、
当該第３の工程を実行する以前の段階で、当該開口部内
に露出した当該基板表面から当該基板内部に不純物を注
入する当該第３の工程とは別の工程である、第３ａの工
程が設けられている事も望ましい。
【００１６】又、本発明に係る当該電界効果トランジス
タの製造方法に於いては、当該第１の工程若しくは当該
第６の工程は、ソース・ドレイン拡散領域を形成する工
程を含んでいる事も望ましい。上記した本発明に係る当
該電界効果トランジスタの製造方法に於いては、ダミー
ゲートを使用する方法とダミーゲートを使用しない方法
とが使用出来る。
タの製造方法に於いては、当該第１の工程若しくは当該
第６の工程は、ソース・ドレイン拡散領域を形成する工
程を含んでいる事も望ましい。上記した本発明に係る当
該電界効果トランジスタの製造方法に於いては、ダミー
ゲートを使用する方法とダミーゲートを使用しない方法
とが使用出来る。
【００１７】そこで先ず、本発明に於ける一具体例とし
てダミーゲートを使用する方法について説明するなら
ば、その基本的な構成は、素子分離絶縁膜およびウェル
を形成する工程と、ダミーのゲート電極を形成する工程
と、ソース及びドレイン領域を形成する工程と、層間絶
縁膜を形成する工程と、ケミカル・メカニカル・ポリッ
シングを行い該ダミーのゲート電極上部を露出する工程
と、該ダミーのゲート電極を除去する工程と、露出して
いるシリコン基板表面にシリコンをエピタキシャル成長
する工程と、ゲート絶縁膜およびゲート電極を形成する
工程を有する電界効果トランジスタの製造方法である。
てダミーゲートを使用する方法について説明するなら
ば、その基本的な構成は、素子分離絶縁膜およびウェル
を形成する工程と、ダミーのゲート電極を形成する工程
と、ソース及びドレイン領域を形成する工程と、層間絶
縁膜を形成する工程と、ケミカル・メカニカル・ポリッ
シングを行い該ダミーのゲート電極上部を露出する工程
と、該ダミーのゲート電極を除去する工程と、露出して
いるシリコン基板表面にシリコンをエピタキシャル成長
する工程と、ゲート絶縁膜およびゲート電極を形成する
工程を有する電界効果トランジスタの製造方法である。
【００１８】又、本発明に於ける電界効果トランジスタ
の製造方法の他の具体例としてダミーゲートを使用しな
い方法について説明するならば、素子分離絶縁膜および
ウェルを形成する工程と、層間絶縁膜を形成する工程
と、フォトレジストを用いて該層間絶縁膜をエッチング
する工程と、露出しているシリコン基板表面にシリコン
をエピタキシャル成長する工程と、ゲート絶縁膜および
ゲート電極を形成する工程と、ソース及びドレイン領域
を形成する工程を有する電界効果トランジスタの製造方
法である。
の製造方法の他の具体例としてダミーゲートを使用しな
い方法について説明するならば、素子分離絶縁膜および
ウェルを形成する工程と、層間絶縁膜を形成する工程
と、フォトレジストを用いて該層間絶縁膜をエッチング
する工程と、露出しているシリコン基板表面にシリコン
をエピタキシャル成長する工程と、ゲート絶縁膜および
ゲート電極を形成する工程と、ソース及びドレイン領域
を形成する工程を有する電界効果トランジスタの製造方
法である。
【００１９】尚、上記した本発明に係る電界効果トラン
ジスタの製造方法に有っては、上記した当該シリコン基
板表面にシリコンをエピタキシャル成長する工程は、更
に、当該シリコンをエピタキシャル成長せしめる処理操
作以前の段階で、当該基板表面から当該基板内部に不純
物を注入する処理操作を含んでいる事も望ましい。以下
に、本発明に係る当該電界効果トランジスタの製造方法
の詳細な具体例を実施例の形で図面を参照しながら説明
する。
ジスタの製造方法に有っては、上記した当該シリコン基
板表面にシリコンをエピタキシャル成長する工程は、更
に、当該シリコンをエピタキシャル成長せしめる処理操
作以前の段階で、当該基板表面から当該基板内部に不純
物を注入する処理操作を含んでいる事も望ましい。以下
に、本発明に係る当該電界効果トランジスタの製造方法
の詳細な具体例を実施例の形で図面を参照しながら説明
する。
【００２０】即ち、図１乃至図２には、本発明の電界効
果トランジスタの製造方法に係る第１の具体例での主要
工程に於ける当該電界効果トランジスタの断面構成が示
されている。図１（Ａ）に示す様に、基板１に素子分離
絶縁膜１１およびウェル９を形成した後、ダミーのゲー
ト電極１２を形成し、該ダミーゲート電極１２をマスク
としてソース及びドレイン領域１０をイオン注入法によ
り形成する。
果トランジスタの製造方法に係る第１の具体例での主要
工程に於ける当該電界効果トランジスタの断面構成が示
されている。図１（Ａ）に示す様に、基板１に素子分離
絶縁膜１１およびウェル９を形成した後、ダミーのゲー
ト電極１２を形成し、該ダミーゲート電極１２をマスク
としてソース及びドレイン領域１０をイオン注入法によ
り形成する。
【００２１】次に、図１（Ｂ）に示す様に、当該基板１
の表面全面に層間絶縁膜１３を形成した後、図１（Ｃ）
に示す様に、ＣＭＰを行い該ダミーゲート電極１２上部
を露出させる。その後、図２（Ａ）に示す様に、該ダミ
ーのゲート電極１２を除去した後、当該ダミーゲート電
極１２を除去した後に当該層間絶縁膜１３に形成された
開口部３からしきい値制御の為の不純物層１４をイオン
注入法により形成する。
の表面全面に層間絶縁膜１３を形成した後、図１（Ｃ）
に示す様に、ＣＭＰを行い該ダミーゲート電極１２上部
を露出させる。その後、図２（Ａ）に示す様に、該ダミ
ーのゲート電極１２を除去した後、当該ダミーゲート電
極１２を除去した後に当該層間絶縁膜１３に形成された
開口部３からしきい値制御の為の不純物層１４をイオン
注入法により形成する。
【００２２】更に、図２（Ｂ）に示す様に、シリコン基
板１の露出した場所のみ、つまり基板１に於けるゲート
電極形成予定領域２にシリコンのエピタキシャル成長層
１５を形成する。最後に、図２（Ｃ）に示す様に、ゲー
ト絶縁膜１６およびゲート電極１７を形成した後、図２
（Ｄ）に示す様に、ＣＭＰ法によりゲート電極１７をパ
ターニングし、電界効果トランジスタを形成する。
板１の露出した場所のみ、つまり基板１に於けるゲート
電極形成予定領域２にシリコンのエピタキシャル成長層
１５を形成する。最後に、図２（Ｃ）に示す様に、ゲー
ト絶縁膜１６およびゲート電極１７を形成した後、図２
（Ｄ）に示す様に、ＣＭＰ法によりゲート電極１７をパ
ターニングし、電界効果トランジスタを形成する。
【００２３】本発明による電界効果トランジスタの製造
方法では、ダミーゲート電極４除去後に、シリコンのエ
ピタキシャル成長を行うという工程を採用しているの
で、図９（Ａ）に示すように層間絶縁膜１３が素子領域
間の分離マスクとして作用するので、素子分離絶縁膜７
９の幅が狭い場合でも素子領域間の短絡を防ぐという効
果が得られる。
方法では、ダミーゲート電極４除去後に、シリコンのエ
ピタキシャル成長を行うという工程を採用しているの
で、図９（Ａ）に示すように層間絶縁膜１３が素子領域
間の分離マスクとして作用するので、素子分離絶縁膜７
９の幅が狭い場合でも素子領域間の短絡を防ぐという効
果が得られる。
【００２４】次に、本発明に係る当該電界効果トランジ
スタの製造方法の他の具体例を実施例の形で図面を参照
しながら説明する。即ち、図３乃至図４には、本発明の
電界効果トランジスタの製造方法に係る第２の具体例で
の主要工程に於ける当該電界効果トランジスタの断面構
成が示されている。
スタの製造方法の他の具体例を実施例の形で図面を参照
しながら説明する。即ち、図３乃至図４には、本発明の
電界効果トランジスタの製造方法に係る第２の具体例で
の主要工程に於ける当該電界効果トランジスタの断面構
成が示されている。
【００２５】図３（Ａ）に示す様に、基板１に素子分離
絶縁膜１１およびウェル９を形成した後、層間絶縁膜１
３を形成し、次いで、フォトレジスト２９を塗布し、当
該フォトレジスト２９に、当該基板１上のゲート電極形
成予定領域に対応する位置に開口部３３が形成される様
にパターニングを行う。次に、図３（Ｂ）に示す様に、
当該フォトレジスト２９をマスクとして当該層間絶縁膜
１３をエッチングして、当該基板１上のゲート電極形成
予定領域に対応する当該間絶縁膜１３の部位に開口部３
を形成した後、当該開口部３から所定の不純物を当該基
板１内に注入して、しきい値制御用の不純物領域１４を
形成する。
絶縁膜１１およびウェル９を形成した後、層間絶縁膜１
３を形成し、次いで、フォトレジスト２９を塗布し、当
該フォトレジスト２９に、当該基板１上のゲート電極形
成予定領域に対応する位置に開口部３３が形成される様
にパターニングを行う。次に、図３（Ｂ）に示す様に、
当該フォトレジスト２９をマスクとして当該層間絶縁膜
１３をエッチングして、当該基板１上のゲート電極形成
予定領域に対応する当該間絶縁膜１３の部位に開口部３
を形成した後、当該開口部３から所定の不純物を当該基
板１内に注入して、しきい値制御用の不純物領域１４を
形成する。
【００２６】その後、図３（Ｃ）に示す様に、当該開口
部３内に露出しているシリコン基板１の表面に不純物を
含まないシリコン膜層１５を選択的にエピタキシャル成
長させる。次いで、図４（Ａ）に示す様に、当該選択的
エピタキシャル成長させたシリコン膜層１５の上に、ゲ
ート絶縁膜１６およびゲート電極１７をこの順に積層形
成した後、図４（Ｂ）に示す様に、ＣＭＰ法によりゲー
ト電極１７をパターニング形成する。
部３内に露出しているシリコン基板１の表面に不純物を
含まないシリコン膜層１５を選択的にエピタキシャル成
長させる。次いで、図４（Ａ）に示す様に、当該選択的
エピタキシャル成長させたシリコン膜層１５の上に、ゲ
ート絶縁膜１６およびゲート電極１７をこの順に積層形
成した後、図４（Ｂ）に示す様に、ＣＭＰ法によりゲー
ト電極１７をパターニング形成する。
【００２７】最後に、図４（Ｃ）に示す様に、当該間絶
縁膜１３を取り除き、当該ゲート電極１７をマスクとし
て、当該基板１内にソース及びドレイン領域１０を形成
することによって電界効果トランジスタを形成する。つ
まり、本具体例に於いては、上記した様に、層間絶縁膜
１３にフォトレジスト２９を用いてゲート電極となる位
置に溝を形成た後、シリコンのエピタキシャル成長層１
５を形成しても、層間絶縁膜１３が素子領域間の分離マ
スクとして作用するので、素子領域間の短絡を防ぐとい
う同様の効果が得られる。
縁膜１３を取り除き、当該ゲート電極１７をマスクとし
て、当該基板１内にソース及びドレイン領域１０を形成
することによって電界効果トランジスタを形成する。つ
まり、本具体例に於いては、上記した様に、層間絶縁膜
１３にフォトレジスト２９を用いてゲート電極となる位
置に溝を形成た後、シリコンのエピタキシャル成長層１
５を形成しても、層間絶縁膜１３が素子領域間の分離マ
スクとして作用するので、素子領域間の短絡を防ぐとい
う同様の効果が得られる。
【００２８】本発明によれば、ダミーゲート電極１２除
去後にシリコンのエピタキシャル成長を行うという工程
を採用しているので、ダミーゲート電極１２除去時やイ
オン注入時に生じたシリコン基板表面のダメージ層を除
去することができ、移動度およびゲート絶縁膜の信頼性
劣化を抑制して、良好なトランジスタの素子特性を得る
という効果も得られる。
去後にシリコンのエピタキシャル成長を行うという工程
を採用しているので、ダミーゲート電極１２除去時やイ
オン注入時に生じたシリコン基板表面のダメージ層を除
去することができ、移動度およびゲート絶縁膜の信頼性
劣化を抑制して、良好なトランジスタの素子特性を得る
という効果も得られる。
【００２９】また本発明に於いては、図１２（Ａ）〜図
１３（Ｄ）に示すように、最終工程に於て、層間絶縁膜
１３除去後（図１３（Ｄ））、シリサイド法を用いてソ
ースおよびドレイン領域１０の低抵抗化を行うこともで
きる。つまり、上記の具体例は、図３及び図４に示され
ている本発明に於ける上記具体例と実質的に同一の工程
を採用しているが、図１３（Ｄ）に示す様に、最後の工
程に於てゲート電極１７の側面５３に絶縁膜を形成する
と同時に、当該ゲート電極上面部と当該ソース・ドレイ
ン拡散領域１０の表面部とをシリサイド加工処理５４す
るものである。
１３（Ｄ）に示すように、最終工程に於て、層間絶縁膜
１３除去後（図１３（Ｄ））、シリサイド法を用いてソ
ースおよびドレイン領域１０の低抵抗化を行うこともで
きる。つまり、上記の具体例は、図３及び図４に示され
ている本発明に於ける上記具体例と実質的に同一の工程
を採用しているが、図１３（Ｄ）に示す様に、最後の工
程に於てゲート電極１７の側面５３に絶縁膜を形成する
と同時に、当該ゲート電極上面部と当該ソース・ドレイ
ン拡散領域１０の表面部とをシリサイド加工処理５４す
るものである。
【００３０】従って、それ以前の工程に関しては詳細な
説明を省略する。本構成において、ダミーゲート電極１
２にシリコン窒化膜またはシリコン窒化膜とシリコン酸
化膜の積層構造、層間絶縁膜１３にシリコン酸化膜が考
えられるが、層間絶縁膜にＣＭＰを行う際にダミーゲー
ト電極１２とのエッチング選択比が十分取られる他の材
料でもよい。
説明を省略する。本構成において、ダミーゲート電極１
２にシリコン窒化膜またはシリコン窒化膜とシリコン酸
化膜の積層構造、層間絶縁膜１３にシリコン酸化膜が考
えられるが、層間絶縁膜にＣＭＰを行う際にダミーゲー
ト電極１２とのエッチング選択比が十分取られる他の材
料でもよい。
【００３１】また、ゲート絶縁膜１６にシリコン酸化
膜、ゲート電極１７にタングステンとタングステン窒化
膜、ポリシリコンの３層構造が考えられるが、他の材料
でも同様の効果が得られる。更に、本発明に於ける当該
層間絶縁膜１３の膜厚は、しきい値制御の為の不純物層
１４を形成する工程において、しきい値制御の為の不純
物がソースおよびドレイン領域の下部に分布することを
防ぐ膜厚であり、８０ｎｍ〜１５００ｎｍの膜厚のシリ
コン酸化膜を用いる。
膜、ゲート電極１７にタングステンとタングステン窒化
膜、ポリシリコンの３層構造が考えられるが、他の材料
でも同様の効果が得られる。更に、本発明に於ける当該
層間絶縁膜１３の膜厚は、しきい値制御の為の不純物層
１４を形成する工程において、しきい値制御の為の不純
物がソースおよびドレイン領域の下部に分布することを
防ぐ膜厚であり、８０ｎｍ〜１５００ｎｍの膜厚のシリ
コン酸化膜を用いる。
【００３２】尚、本発明に於て、図５（Ａ）及び図５
（Ｂ）に示すように、しきい値制御のための不純物層１
４を形成するためのイオン注入を行う際、フォトレジス
ト２９と層間絶縁膜１３の双方をマスクとして行う場合
は、層間絶縁膜１３として８０ｎｍ以下のシリコン酸化
膜を用いることができる。本具体例は、当該層間絶縁膜
１３に開口部３を形成する工程の操作が、図２及び図３
に示された具体例と異なるが、その他の工程は実質的に
は、図２及び図３に示された具体例と同一であるので、
詳細な説明は省略する。
（Ｂ）に示すように、しきい値制御のための不純物層１
４を形成するためのイオン注入を行う際、フォトレジス
ト２９と層間絶縁膜１３の双方をマスクとして行う場合
は、層間絶縁膜１３として８０ｎｍ以下のシリコン酸化
膜を用いることができる。本具体例は、当該層間絶縁膜
１３に開口部３を形成する工程の操作が、図２及び図３
に示された具体例と異なるが、その他の工程は実質的に
は、図２及び図３に示された具体例と同一であるので、
詳細な説明は省略する。
【００３３】又、シリコンの選択エピタキシャル成長層
１５の層厚は、１０ｎｍ〜１００ｎｍにすることによ
り、シリコン基板表面に生じたダメージ層を取り除くこ
とができる。
１５の層厚は、１０ｎｍ〜１００ｎｍにすることによ
り、シリコン基板表面に生じたダメージ層を取り除くこ
とができる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
シリコン基板表面にシリコンのエピタキシャル成長層を
形成して素子特性を向上させる際、層間絶縁膜を素子領
域間の分離とすることにより、シリコン成長領域の間を
広げて素子領域間の短絡を防ぐことができる。
シリコン基板表面にシリコンのエピタキシャル成長層を
形成して素子特性を向上させる際、層間絶縁膜を素子領
域間の分離とすることにより、シリコン成長領域の間を
広げて素子領域間の短絡を防ぐことができる。
【００３５】さらに本発明によれば、層間絶縁膜にゲー
ト電極となる位置に溝を形成した後にシリコンのエピタ
キシャル成長を行うことにより、シリコン基板表面のダ
メージ層を除去することができ、素子特性やゲート絶縁
膜の信頼性劣化を抑制した電界効果トランジスタが提供
される。なお、本発明は上記各実施例に限定されず、本
発明の技術思想の範囲内において、各実施例は適宜変更
され得ることは明らかである。
ト電極となる位置に溝を形成した後にシリコンのエピタ
キシャル成長を行うことにより、シリコン基板表面のダ
メージ層を除去することができ、素子特性やゲート絶縁
膜の信頼性劣化を抑制した電界効果トランジスタが提供
される。なお、本発明は上記各実施例に限定されず、本
発明の技術思想の範囲内において、各実施例は適宜変更
され得ることは明らかである。
【図１】図１は、本発明による電界効果トランジスタの
製造方法の一具体例に於ける要部工程でのトランジスタ
の断面構成を示す断面図である。
製造方法の一具体例に於ける要部工程でのトランジスタ
の断面構成を示す断面図である。
【図２】図２は、本発明による電界効果トランジスタの
製造方法の一具体例に於ける要部工程でのトランジスタ
の断面構成を示す断面図である。
製造方法の一具体例に於ける要部工程でのトランジスタ
の断面構成を示す断面図である。
【図３】図３は、本発明による電界効果トランジスタの
製造方法の他の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の他の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図４】図４は、本発明による電界効果トランジスタの
製造方法の他の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の他の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図５】図５は、本発明による電界効果トランジスタの
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図６】図６は、本発明による電界効果トランジスタの
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図７】図７は、従来に於ける電界効果トランジスタの
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図８】図８は、従来に於ける電界効果トランジスタの
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
製造方法の別の具体例に於ける要部工程でのトランジス
タの断面構成を示す断面図である。
【図９】図９（Ａ）本発明による電界効果トランジスタ
の製造方法に従ってシリコンのエピタキシャル成長を行
った場合の断面図であり、図９（Ｂ）は、従来法により
シリコンのエピタキシャル成長を行った場合の断面図で
ある。
の製造方法に従ってシリコンのエピタキシャル成長を行
った場合の断面図であり、図９（Ｂ）は、従来法により
シリコンのエピタキシャル成長を行った場合の断面図で
ある。
【図１０】図１０（Ａ）は、本発明による電界効果トラ
ンジスタの製造方法で形成した電界効果トランジスタの
断面図であり、図１０（Ｂ）は、従来法により形成した
電界効果トランジスタの断面図である。
ンジスタの製造方法で形成した電界効果トランジスタの
断面図であり、図１０（Ｂ）は、従来法により形成した
電界効果トランジスタの断面図である。
【図１１】図１１は、従来法による電界効果トランジス
タの製造方法により製造されたトランジスタの断面図で
ある。
タの製造方法により製造されたトランジスタの断面図で
ある。
【図１２】図１２は、本発明による電界効果トランジス
タの製造方法の更に他の具体例に於ける要部工程でのト
ランジスタの断面構成を示す断面図である。
タの製造方法の更に他の具体例に於ける要部工程でのト
ランジスタの断面構成を示す断面図である。
【図１３】図１３は、本発明による電界効果トランジス
タの製造方法の更に他の具体例に於ける要部工程でのト
ランジスタの断面構成を示す断面図である。
タの製造方法の更に他の具体例に於ける要部工程でのト
ランジスタの断面構成を示す断面図である。
１…基板 ２…ゲート電極形成予定領域 ３…開口部 ４…基板表面 ９…ウェル １０…ソース及びドレイン領域 １１、７９…素子分離絶縁膜 １２…ダミーゲート電極 １３…層間絶縁膜 １４、７８…しきい値制御の為の不純物層 １５、８１…シリコン膜層、選択的エピタキシャル成長
されたシリコン膜層 １６…ゲート絶縁膜 １７…ゲート電極 ２９…フォトレジスト ３３…フォトレジストの開口部 ５３…側壁 ５４…シリサイド加工部 １００…電界効果トランジスタ
されたシリコン膜層 １６…ゲート絶縁膜 １７…ゲート電極 ２９…フォトレジスト ３３…フォトレジストの開口部 ５３…側壁 ５４…シリサイド加工部 １００…電界効果トランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 BB33 CC05 DD03 DD07 DD13 DD16 DD26 DD37 EE03 EE06 FF06 FF14 FF24 FF26 GG09 HH05 5F040 DA06 DA14 DB03 DC01 EC02 EC04 EC07 EC13 EC19 EE01 EE04 EE05 EH02 EH03 EK01 EM02 FA01 FA02 FB05 FC06 FC10 FC19 5F048 AA01 AA07 AB10 AC03 BA01 BB05 BB08 BB09 BB13 BB18 BC15 BD04 BD09 BE03 BF06 BG12
Claims (7)
- 【請求項１】 基板に素子分離絶縁膜およびウェルを形
成する第１の工程と、当該基板全面に層間絶縁膜を形成
する第２の工程、当該層間絶縁膜に、当該基板上の当該
素子分離絶縁膜間に於けるゲート電極形成予定領域に対
応する部分に開口部を設ける第３の工程、当該開口部内
に露出した当該基板表面にシリコンをエピタキシャル成
長させる第４の工程、当該エピタキシャル成長させたシ
リコン膜層上にゲート絶縁膜を形成する第５の工程及び
当該ゲート絶縁膜上にゲート電極を形成する第６の工程
とから構成されていることを特徴とする電界効果トラン
ジスタの製造方法。 - 【請求項２】 当該エピタキシャル成長シリコン膜層の
厚みは、１０ｎｍ〜１００ｎｍである事を特徴とする請
求項１記載の電界効果トランジスタの製造方法。 - 【請求項３】 当該第３の工程終了後、当該第３の工程
を実行する以前の段階で、当該開口部内に露出した当該
基板表面から当該基板内部に不純物を注入する第３ａの
工程が設けられている事を特徴とする請求項１又は２に
記載の電界効果トランジスタの製造方法。 - 【請求項４】 当該第１の工程若しくは当該第６の工程
は、ソース・ドレイン拡散領域を形成する工程を含んで
いる事を特徴とする請求項１乃至３の何れかに記載の電
界効果トランジスタの製造方法。 - 【請求項５】 素子分離絶縁膜およびウェルを形成する
工程と、ダミーのゲート電極を形成する工程と、ソース
及びドレイン領域を形成する工程と、層間絶縁膜を形成
する工程と、ケミカル・メカニカル・ポリッシングを行
い該ダミーのゲート電極上部を露出する工程と、該ダミ
ーのゲート電極を除去する工程と、露出しているシリコ
ン基板表面にシリコンをエピタキシャル成長する工程
と、ゲート絶縁膜およびゲート電極を形成する工程を有
することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項６】 素子分離絶縁膜およびウェルを形成する
工程と、層間絶縁膜を形成する工程と、フォトレジスト
を用いて該層間絶縁膜をエッチングする工程と、露出し
ているシリコン基板表面にシリコンをエピタキシャル成
長する工程と、ゲート絶縁膜およびゲート電極を形成す
る工程と、ソース及びドレイン領域を形成する工程を有
することを特徴とする電界効果トランジスタの製造方
法。 - 【請求項７】 当該シリコン基板表面にシリコンをエピ
タキシャル成長する工程は、更に、当該シリコンをエピ
タキシャル成長せしめる処理操作以前の段階で、当該基
板表面から当該基板内部に不純物を注入する処理操作を
含んでいる事を特徴とする請求項５又は６に記載の電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105405A JP2000299458A (ja) | 1999-04-13 | 1999-04-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105405A JP2000299458A (ja) | 1999-04-13 | 1999-04-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299458A true JP2000299458A (ja) | 2000-10-24 |
Family
ID=14406716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11105405A Pending JP2000299458A (ja) | 1999-04-13 | 1999-04-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026336A (ja) * | 2011-07-19 | 2013-02-04 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1999
- 1999-04-13 JP JP11105405A patent/JP2000299458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026336A (ja) * | 2011-07-19 | 2013-02-04 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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