KR100281890B1 - 실리콘-온-인슐레이터 소자의 제조방법 및 그 구조 - Google Patents

Abstract

신규한 SOI 소자의 제조방법 및 그 구조가 개시되어 있다. SOI 기판상에 에피택시얼 방지층을 형성하고, 상기 에피택시얼 방지층을 선택적으로 식각하여 개구부를 형성한다. 상기 개구부를 통해 노출된 기판 상에 에피택시얼 반도체층을 형성하고, 상기 에피택시얼 방지층을 제거한다. 상기 에피택시얼 반도체층을 선택적으로 식각하고, 소자 분리 영역을 형성한다. 상기 결과물 상에 절연층을 형성하고, 상기 절연층을 선택적으로 식각하여 에피택시얼 반도체층을 노출시키는 콘택홀을 형성한다. 콘택홀이 형성될 부위에 에피택시얼 반도체층을 형성함으로써 콘택저항 및 면저항을 감소시킬 수 있다.

Description

실리콘 온 인슐레이터(SOI) 소자의 제조방법 및 그 구조

제1a도 내지 제1c도는 종래의 SOI 소자 제조방법을 설명하기 위한 단면도들.

제2a도 내지 제2g도는 본 발명의 일실시예에 의한 SOI 소자의 제조방법을 설명하기 위한 단면도들.

제3도는 본 발명의 다른 실시예에 의한 SOI 소자의 제조방법을 설명하기 위한 단면도.

〈도면의 주요부분에 대한 부호의 설명〉

10, 50 : 반도체기판 12, 52 : 매몰 절연층

14, 54 : 실리콘층 22, 70, 71 : 소자 분리 영역

62 : 에피택시얼 반도체층 69 : 트랜치

24, 72 : 게이트절연막 26, 74 : 게이트전극

28, 76 : 스페이서 30, 78 : 소오스 및 드레인영역

34, 82 : 콘택홀 36, 84 : 금속패턴

본 발명은 실리콘 온 인슐레이터(Silicon On Insulator: 이하 "SOI"라 한다) 소자의 제조방법에 관한 것으로, 특히 콘택저항 및 면저항을 감소시킬 수 있는 SOI 소자의 제조방법에 관한 것이다.

SOI는 보다 효과적으로 실리콘기판 상에 형성되는 반도체 소자들을 상호 분리하는 기술로서, 접합 분리(Juncition Isolation) 기술보다 빛에 강하고 높은 공급전압에 강한 특성을 나타낸다. 또한 일반적으로, 벌크 실리콘 상에 형성된 소자보다 SOI 상에 형성된 소자가 결과적으로 요구하는 공정수가 작으며, IC칩내에 형성된 소자들간에 나타나는 용량성 결합(capactive coupling)이 줄어드는 잇점이 있다. 이러한 소자를 SOI 소자라고 하는데, SOI 소자는 상술한 특성외에도 문턱 기울기(Threshold slope)가 크며, 2V까지 저전압하는 경우에도 특성의 저하가 별로없는 장점을 가진다. 또한, 소자열화를 유발하기 어려운 구조로 제작할 수 있기 때문에 높은 수율도 기대할 수 있다.

제1a도 내지 제1c도는 종래의 SOI 소자 제조방법을 설명하기 위한 단면도들이다.

제1a도를 참조하면, 통상의 SIMOX(Seperation by IMplanted OXygen) 방법 또는 웨이퍼 본딩(Wafer bonding) 방법에 의해 반도체기판(10), 매몰 절연층(12) 및 실리콘층(14)으로 이루어진 SOI 기판을 제조한다. 이어서, 상기 SOI 기판 상에 패드 산화막(16) 및 질화막(18)을 차례로 형성한 다음, 리소그라피 공정으로 포토레지스트 패턴(20)을 상기 질화막(18) 상에 형성하여 소자 분리 영역이 형성될 부위를 개구한다.

제1b도를 참조하면, 상기 포토레지스트 패턴(20)을 식각 마스크로서 사용하여 상기 질화막(18)을 식각한 다음, 포토레지스트 패턴(20)을 제거한다. 이어서, 통상의 실리콘 부분 산화(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다) 방법에 의해 소자 분리 영역(22)을 형성한다. 다음에, 상기 질화막(18) 및 패드 산화막(16)을 모두 제거한후, 결과물 전면에 열산화 공정을 실시하여 게이트절연막(24)을 형성한다. 이어서, 상기 게이트절연막(24) 상에 불순물이 도우프된 폴리실리콘을 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 게이트전극(26)을 형성한다. 다음에, 상기 게이트전극(26)의 측벽에 절연물질, 예컨대 산화물로 이루어진 스페이서(28)를 형성하고, 상기 스페이서(28)를 이온주입 마스크로 사용하여 불순물 이온을 주입함으로써 소오스 및 드레인영역(30)을 형성한다.

제1c도를 참조하면, 결과물 전면에 절연물질을 침적하여 절연층(32)을 형성한 다음, 리소그라피 공정에 의해 상기 절연층(32)을 선택적으로 식각하여 소오스 및 드레인영역(30)을 각각 노출시키는 콘택홀(24)들을 형성한다. 이어서, 결과물 전면에 금속물질을 침적하고 이를 리소그라피 공정으로 패터닝함으로써, 상기 콘택홀(24)을 통해 소오스 및 드레인영역(30)에 각각 접속되는 금속패턴(36)들을 형성한다.

상술한 종래방법에 의하면, 완전 공핍된 SOI 소자(fully-depleted SOI device)를 제조하기 위하여 실리콘층(14)의 두께를 약 1,000Å 이하로 조절하여야 한다. 이와 같이 얇은 실리콘층에 소오스 및 드레인영역을 접속시키기 위한 콘택홀을 형성해야 하기 때문에, 통상의 벌크(bulk) 실리콘 웨이퍼 상에 형성되는 소자(이하 "벌크 소자"라 한다)의 경우보다 콘택 저항이 증가하게 된다. 또한, 일반적으로 소오스 및 드레인영역의 면저항(Sheet resistance) 값은, Rs = p/t (여기서, p는 비저항이고 t는 실리콘층의 두께이다)의 식에 의해 결정되는데, 종래방법에 의하면 상기 얇은 실리콘층내에 소오스 및 드레인영역이 형성되기 때문에 면저항이 증가하게 된다. 이에 따라, 소자의 특성이 열화되는 문제가 발생한다.

따라서, 본 발명의 목적은 콘택저항과 면저항을 감소시킬 수 있는 SOI 소자의 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 상기 제조방법에 의해 제조되는 SOI 소자의 구조를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 실리콘 온 인슐레이터(SOI) 기판 상에 에피택시얼(epitaxial) 방지층을 형성하는 단계; 상기 에피택시얼 방지층을 선택적으로 식각하여 개구부를 형성하는 단계; 상기 개구부를 통해 노출된 상기 기판 상에 에피택시얼 반도체층을 형성하는 단계; 상기 에피택시얼 방지층을 제거하는 단계; 상기 에피택시얼 반도체층을 선택적으로 식각하고, 소자 분리 영역을 형성한는 단계; 상기 결과물 상에 절연층을 형성하는 단계; 및 상기 절연층을 선택적으로 식각하여 상기 에피택시얼 반도체층을 노출시키는 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 SOI 소자의 제조방법을 제공한다.

상기 소자 분리 영역은 실리콘 부분 산화(LOCOS) 방법에 의해 형성할 수도 있고, 트랜치 분리방법에 의해 형성할 수도 있다.

본 발명의 바람직한 실시예에 의하면, 상기 소자 분리 영역을 형성하는 단계 후, 상기 소자 분리 영역이 형성된 결과물 상에 게이트절연막을 형성하는 단계; 상기 에피택시얼 반도체층 사이의 상기 게이트절연막 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극을 이온주입 마스크로 사용하여 불순물 이온을 주입함으로써, 상기 에피택시얼 반도체층 및 상기 기판에 소오스 및 드레인영역을 형성하는 단계를 더 구비한다. 또한, 상기 콘택홀을 형성하는 단계 후, 상기 콘택홀을 통해 상기 에피택시얼 반도체층 상에 접속되는 금속패턴을 상기 절연층 상에 형성하는 단계를 더 구비한다.

상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 매몰절연층; 상기 매몰 절연층 상에 형성되고 제1개구부를 갖는 실리콘층; 상기 실리콘층 상에 형성되고, 상기 제1개구부에 연장된 제2개구부를 갖는 에피텍시얼 반도체층; 상기 제1 및 제2개구부 내에 형성된 소자 분리 영역; 및 상기 소자 분리 영역 상에 형성되고, 상기 에피택시얼 반도체층을 노출시키는 콘택홀을 갖는 절연층을 구비하는 것을 특징으로 하는 SOI 소자의 구조를 제공한다.

상기 소자 분리 영역은 세미-리세스된 필드산화막일 수도 있고, 트랜치 분리 구조로서 형성될 수도 있다.

본 발명의 바람직한 실시예에 의하면, 상기 소자 분리 영역 사이의 상기 실리콘층 상에 게이트절연막을 개재하여 형성된 게이트전극; 및 상기 에피택시얼 반도체층과 실리콘층에 형성된 소오스 및 드레인영역을 더 구비한다. 또한, 상기 절연층 상에 형성되고, 상기 콘택홀을 통해 상기 에피택시얼 반도체층에 접속되는 금속패턴을 더 구비한다.

본 발명은 콘택홀이 형성될 영역에 에피택시얼 반도체층을 형성함으로써, 콘택저항 및 면저항을 감소시킨다.

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.

제2a도 내지 제2g도는 본 발명의 일실시예에 의한 SOI 소자의 제조방법을 설명하기 위한 단면도들이다.

제2a도는 에피택시얼 방지층(56) 및 개구부(60)를 형성하는 단계를 도시한다. 통상의 SIMOX 방법, ZMR(Zone-Melting and Recrystallization) 방법 또는 웨이퍼 본딩방법에 의해 반도체기판(50), 매몰 절연층(52) 및 실리콘층(54)으로 이루어진 SOI 기판을 제조한다. 이때, 상기 매몰 절연층(52)은 산화물과 같은 절연물질로 형성되며, 그 두께는 약 3,500Å 정도가 바람직하다. 상기 실리콘층(54)은 약 1,000Å의 두께를 갖도록 형성한다. 이어서, 상기 SOI 기판 상에, 예컨대 산화물을 침적하여 에피택시얼 방지층(56)을 형성하고, 그 위에 리소그라피 공정으로 포토레지스트 패턴(58)을 형성한다. 다음에, 상기 포토레지스트 패턴(58)을 식각 마스크로서 사용하여 상기 에피택시얼 방지층(56)을 식각함으로써, 에피택시얼 반도체층이 형성될 부위를 개구시키는 개구부(60)를 형성한다.

제2b도는 에피택시얼 반도체층(62)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(58)을 제거한 다음, 에피택시얼 방지층(56)에 의해 노출된 실리콘층(54)을 시드(seed)로서 이용하여 에피택시얼 반도체층(62)을 형성한다. 상기 에피택시얼 반도체층(62)은 에피택시얼 방지층(56)의 상부까지 성장시키는 것이 바람직하다. 이어서, 상기 에피택시얼 방지층(56)을 제거한다.

제2c도는 패드 산화막(64) 및 산화 방지막(66)을 형성하는 단계를 도시한다. 상기 에피택시얼 반도체층(62)이 형성된 결과물 전면에 산화물 및 질화물을 차례로 침적하여 패드 산화막(64) 및 산화 방지막(66)을 형성한다. 이어서, 리소그라피 공정으로 상기 산화 방지막(66) 상에 포토레지스트 패턴(68)을 형성하여 소자 분리 영역이 형성될 부위를 개구한다.

제2d도는 소자 분리 영역(70)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(68)을 식각 마스크로서 사용하여 상기 산화 방지막(66)을 식각한다. 이어서, 통상의 LOCOS 방법으로 노출된 패드 산화막(64) 부위를 산화시킴으로써 소자 분리 영역(70)을 형성한다. 다음에, 상기 산화 방지막(66) 및 패드 산화막(66)을 제거한다.

제2e도는 게이트전극(74) 및 소오스/드레인영역(78)을 형성하는 단계를 도시한다. 상기 소자 분리 영역(70)이 형성된 결과물 전면에 열산화 공정을 실시하여 게이트절연막(72)을 형성한다. 이어서, 상기 게이트절연막(72) 상에 도전물질, 예컨대 불순물이 도우프된 폴리 실리콘을 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 게이트 전극(74)을 형성한다. 여기서, 상기 게이트전극(74)은 폴리실리콘층과 고융점 금속 실리사이드층으로 이루어진 폴리사이드 구조로서 형성할 수 있음은 물론이다. 다음에, 상기 게이트전극(74)을 이온주입 마스크로서 사용하여 불순물 이온을 주입함으로써 저농도의 소오스 및 드레인영역을 형성한다. 계속해서, 결과물 전면에 절연물질, 예컨대 산화물을 침적하고 이를 이방성 식각함으로써 상기 게이트전극(74)의 측벽에 스페이서(76)를 형성한다. 이어서, 상기 스페이서(76)를 이온주입 마스크로서 사용하여 불순물 이온을 주입함으로써 고농도의 소오소 및 드레인영역(78)을 형성한다. 여기서, 상기 소오스 및 드레인영역(78)은 실리콘층(54) 뿐만 아니라 에피택시얼 반도체층(62) 내에도 형성된다. 따라서, 소오스 및 드레인영역(78)의 접합깊이가 증가하여 면저항이 감소된다. 이때, 상기 접합깊이는 에피택시얼 반도체층에 의해 증가된 것이므로, 쇼트-채널 효과와 같이 소자의 특성을 저하시키지 않음은 물론이다.

제2f도는 절연층(80) 및 콘택홀(82)을 형성하는 단계를 도시한다. 상기 결과물 전면에 절연물질, 예컨대 산화물을 침적하여 절연층(80)을 형성한 다음, 리소그라피 공정으로 상기 절연층(80)을 선택적으로 식각함으로써 상기 에피택시얼 반도체층(62)을 노출시키는 콘택홀(82)을 형성한다. 여기서, 상기 콘택홀(82)은 에피택시얼 반도체층(62) 상에 형성되기 때문에, 콘택 접합부의 깊이가 종래의 SOI 소자 경우보다 상기 에피택시얼 반도체층(62)의 높이만큼 증가한다. 따라서, 콘택저항이 통상의 벌크 소자의 수준까지 감소된다.

제2g도는 금속패턴(84)을 형성하는 단계를 도시한다. 상기 콘택홀(82)이 형성된 결과물 전면에 금속물질을 침적하고, 이를 리소그라피 공정으로 패터닝함으로써 상기 콘택홀(82)을 통해 에피택시얼 반도체층(62)에 접속되는 금속패턴(84)을 형성한다.

제3도는 본 발명의 다른 실시예에 의한 SOI 소자의 제조방법을 설명하기 위한 단면도이다.

제3도를 참조하면, 상기 제2a도 및 제2b도를 참조하여 설명한 방법에 의해 SOI 기판 상에 에피택시얼 반도체층(62)을 형성한 다음, 상기 에피택시얼 반도체층(62) 및 실리콘층(54)을 선택적으로 식각하여 트랜치(69)을 형성한다. 이어서, 상기 트랜치(69)의 내부를 매립하도록 절연물질, 예컨대 산화물을 침적한 후 이를 에치백(etch-back)함으로써 트랜치 구조의 소자 분리 영역(71)을 형성한다. 다음에, 상기 제2e도 내지 제2g도를 참조하여 설명한 방법들을 동일하게 진행하여 SOI 소자를 완성한다.

이상 상술한 바와 같이 본 발명에 의하면, SOI 소자의 제조시 콘택홀이 형성될 부위에 에피택시얼 반도체층을 형성함으로써 콘택저항 및 면저항을 감소시킬 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (10)

1. 실리콘 온 인슐레이터(SOI) 기판 상에 에피택시얼 방지층을 형성하는 단계; 상기 에피택시얼 방지층을 선택적으로 식각하여 개구부를 형성하는 단계; 상기 개구부를 통해 노출된 상기 기판 상에 에피택시얼 반도체층을 형성하는 단계; 상기 에피택시얼 방지층을 제거하는 단계; 상기 에피택시얼 반도체층을 선택적으로 식각하고, 소자 분리 영역을 형성하는 단계; 상기 결과물 상에 절연층을 형성하는 단계; 및 상기 절연층을 선택적으로 식각하여 상기 에피택시얼 반도체층을 노출시키는 콘택홀을 형성하는 단계를 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 제조방법.
2. 제1항에 있어서, 상기 소자 분리 영역은 실리콘 부분 산화(LOCOS) 방법에 의해 형성하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 제조방법.
3. 제1항에 있어서, 상기 소자 분리 영역은 트랜치 분리방법에 의해 형성하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 제조방법.
4. 제1항에 있어서, 상기 소자 분리 영역을 형성하는 단계 후, 상기 소자 분리 영역이 형성된 결과물 상에 게이트절연막을 형성하는 단계; 상기 에피택시얼 반도체층 사이의 상기 게이트절연막 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극을 이온주입 마스크로 사용하여 불순물 이온을 주입함으로써, 상기 에피택시얼 반도체층 및 상기 기판에 소오스 및 드레인영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 제조방법.
5. 제1항에 있어서, 상기 콘택홀을 형성하는 단계 후, 상기 콘택홀을 통해 상기 에피택시얼 반도체층 상에 접속되는 금속패턴을 상기 절연층 상에 형성하는 단계를 더 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 제조방법.
6. 반도체기판 상에 형성된 매몰절연층; 상기 매몰 절연층 상에 형성되고 제1개구부를 갖는 실리콘층; 상기 실리콘층 상에 형성되고, 상기 제1개구부에 연장된 제2개구부를 갖는 에피텍시얼 반도체층; 상기 제1 및 제2개구부 내에 형성된 소자 분리 영역; 및 상기 소자 분리 영역 상에 형성되고, 상기 에피택시얼 반도체층을 노출시키는 콘택홀을 갖는 절연층을 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 구조.
7. 제6항에 있어서, 상기 소자 분리 영역은 세미-리세스된 필드산화막인 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 구조.
8. 제6항에 있어서, 상기 소자 분리 영역은 트랜치 분리 구조로 형성된 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 구조.
9. 제6항에 있어서, 상기 소자 분리 영역 사이의 상기 실리콘층 상에 게이트절연막을 개재하여 형성된 게이트전극; 및 상기 에피택시얼 반도체층과 실리콘층에 형성된 소오스 및 드레인영역을 더 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 구조.
10. 제6항에 있어서, 상기 절연층 상에 형성되고, 상기 콘택홀을 통해 상기 에피택시얼 반도체층에 접속되는 금속패턴을 더 구비하는 것을 특징으로 하는 실리콘 온 인슐레이터 소자의 구조.