KR100312656B1 - 비씨-에스오아이 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비씨-에스오아이(BC-SOI) 소자의 제조방법에 관한 것으로, 보다 상세하게는, 얕은 트랜치 소자분리(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다. 본 발명의 비씨-에스오아이 소자의 제조방법은, 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 에스오아이 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키는 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계; 상기 적층 패턴의 측벽에 스페이서를 형성하는 단계; 노출된 반도체층의 소자분리영역을 열처리하여 필드산화막을 형성하는 단계; 건식 식각 공정으로 노출된 필드산화막 부분을 제거하고, 이어서, 반도체층의 소정 두께를 식각하여 트렌치를 형성하는 단계; 상기 트렌치 하부의 반도체층 부분에 채널 스탑 이온을 이온주입하는 단계; 상기 트렌치가 매립되도록, 상기 결과물 상에 산화막을 증착하는 단계; 상기 트렌치 내에만 산화막이 매립되도록, 상기 산화막 및 패드질화막을 연마하는 단계; 및 잔류된 패드질화막 및 패드산화막을 제거하는 단계를 포함한다.
Description
본 발명은 비씨-에스오아이 소자의 제조방법에 관한 것으로, 보다 상세하게는, 얕은 트랜치 소자분리(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 소자의 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여, 지지 수단인 베이스 기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조의 에스오아이(SOI : Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 웨이퍼 상에 형성된 반도체 소자는 접합 용량(junction capacitance)의 감소에 따른 고속화 및 완전한 소자 분리에 따른 래치 업(latch-up) 감소 등의 장점을 갖는다.
한편, 상기 SOI 소자는 단결정 실리콘 웨이퍼에 집적되는 통상의 반도체 소자와는 달리, 반도체층에 형성되는 트랜지스터의 채널 영역이 매몰산화막에 의해 베이스 기판과 완전분리됨으로써, 상기 트랜지스터의 동작시, 부동 몸체 효과(Floating Body Effect)가 일어나게 되고, 그래서, 그 동작 특성이 불안정해지는 문제점이 있다.
이에 따라, 상기 부동 몸체 효과를 방지하기 위한 여러가지 기술들이 제안되고 있으며, 그 하나의 예로서, 얕은 트렌치 소자분리(Shallow Trench Isolation : 이하, STI) 공정을 이용한 BC(Body Contact)-SOI 소자가 제안되었다. 상기 BC-SOI 소자는, 도시하지는 않았으나, 소자들간의 분리를 위한 소자분리막을 상기 STI 공정을 이용하여 매몰산화막과 이격되는 깊이로 형성시켜서, 채널 영역에 전하가 축적되는 것을 방지하기 위하여, 종래, 단결정 실리콘 웨이퍼에 인가하였던 몸체 바이어스를 반도체층에 인가되도록 한 양태이다.
그러나, 상기 BC-SOI 소자를 제조함에 있어서, STI 공정을 이용하여 소자분리막을 형성할 경우에는, 도 1에 도시된 바와 같이, 트렌치(2a,2b) 내에 매립된 산화막(3a,3b)의 가장자리 부분이 침강(Moat)되는 현상이 발생되며, 아울러, 어닐링과 같은 후속 공정을 생략할 경우에는, 도 2에 도시된 바와 같이, 트렌치(2)의 가장자리 부분에서 산화막(3)의 침강 현상이 더욱 심화되고, 이 결과로, 트랜지스터의 동작시, 소자분리막의 가장자리 부분에 전계가 집중되는 현상이 초래되어, 상기 트랜지스터의 문턱 전압이 낮아지는 등의 회로의 오동작이 야기되는 문제점이 있다.
도 1에서, 도면부호 1은 반도체층, 2a 및 3a는 셀 영역에 형성된 트렌치 및 상기 트렌치 내에 매립된 산화막, 그리고, 2b 및 3b는 주변회로 영역 형성된 트렌치 및 상기 트렌치 내에 매립된 산화막을 각각 나타낸다.
또한, STI 공정을 이용하여 BC-SOI 소자를 제조함에 있어서는, 몸체의 포텐셜을 제어하기 위해, 트렌치의 형성 후에 상기 트렌치의 하부에 소정의 불순불을 이온주입하게 되는데, 상기 불순물의 이온주입 후, 후속의 어닐링 공정을 거치게 되면, 이온주입된 불순물이 소자영역으로 확산됨으로써, 접합 전류의 특성 저하를 초래하게 되는 문제점이 있으며, 아울러, 소자분리영역에서의 펀치-스루 특성 및 트렌치 하부에서의 저항 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 트렌치의 가장자리 부분에서 산화막이 침강되는 현상을 방지함으로써, 소자분리 특성과 소자 특성을 향상시킬 수 있는 BC-SOI 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 얕은 트랜치 소자분리 공정을 이용한 소자분리막의 형성시, 트렌치의 가장자리 부분에서 산화막의 침강이 일어난 상태를 보여주는 단면도.
도 2는 종래의 산화막 매립후에 어닐링 공정을 생략한 경우에서의 산화막의 침강 상태를 보여주는 사진.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 비씨-에스오아이 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
11 : 베이스 기판 12 : 매몰산화막
13 : 반도체층 20 : 에스오아이 웨이퍼
21 : 패드산화막 22 : 패드질화막
23 : 감광막 패턴 24 : 질화막 스페이서
25 : 필드산화막 26 : 트렌치
27 : 불순물 28 : 산화막
30 : 소자분리막
상기와 같은 목적을 달성하기 위한 본 발명의 BC-SOI 소자의 제조방법은, 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계; 상기 에스오아이 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키는 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계; 상기 적층 패턴의 측벽에 스페이서를 형성하는 단계; 노출된 반도체층의 소자분리영역을 열처리하여 필드산화막을 형성하는 단계; 건식 식각 공정으로 노출된 필드산화막 부분을 제거하고, 이어서, 반도체층의 소정 두께를 식각하여 트렌치를 형성하는 단계; 상기 트렌치 하부의 반도체층 부분에 채널 스탑 이온을 이온주입하는 단계; 상기 트렌치가 매립되도록, 상기 결과물 상에 산화막을 증착하는 단계; 상기 트렌치 내에만 산화막이 매립되도록, 상기 산화막 및 패드질화막을 연마하는 단계; 및 잔류된 패드질화막 및 패드산화막을 제거하는 단계를 포함한다.
본 발명에 따르면, 질화막 스페이서를 이용한 국부산화 공정을 통해 트렌치의 가장자리 부분에서 산화막의 침강 현상이 일어나는 것을 방지할 수 있으며, 이에 따라, 소자 및 소자분리분리 특성을 향상시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 BC-SOI 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3a를 참조하면, 지지기판(11)과 매몰산화막(12) 및 반도체층(13)의 적층 구조로 이루어진 SOI 웨이퍼(20)를 마련하고, 상기 SOI 웨이퍼(20)의 반도체층(13) 상에 5 내지 10㎚ 두께의 패드산화막(21)과 100 내지 150㎚ 두께의 패드질화막(22)을 차레로 형성한다. 그런다음, 상기 패드질화막(22) 상에 공지된 포토리소그라피 공정을 통해 상기 반도체층(13)의 소자분리영역을 노출시키기 위한 감광막 패턴(23)을 형성한 후, 상기 반도체층(13)의 소자분리영역이 노출되도록, 상기 감광막 패턴(23)을 마스크로해서 노출된 패드질화막 부분과 그 하부의 패드산화막 부분을 식각한다.
도 3b를 참조하면, 상기 감광막 패턴을 제거한 상태에서, 상기 결과물 상에 150 내지 500Å 두께의 질화막을 증착하고, 그런다음, 상기 질화막을 전면 식각하여 상기 패드산화막(21)과 패드질화막(22)으로 이루어진 적층 패턴의 측벽에 질화막 스페이서(24)를 형성한다. 이때, 상기 질화막 스페이서(24) 대신에, 폴리실리콘 스페이서, 또는, 질산화막 스페이서로 형성하는 것도 가능하다. 여기서, 상기 질화막 스페이서(24)는 후속의 국부산화 공정시에 측면 산화가 일어나는 것을 방지하기 위하여 형성하는 것이며, 궁극적으로는, 트렌치의 가장자리 부분에서 산화막의 침강 현상이 일어나는 것을 방지하기 위하여 형성하는 것이다.
도 3c를 참조하면, 900 내지 1,100℃의 온도에서 국부산화 공정을 수행하여,노출된 반도체층 부분에 700 내지 5,000Å 두께의 필드산화막(25)을 형성한다.
도 3d를 참조하면, CHF3또는, CF4가스를 이용한 건식 식각 공정으로 노출된 필드산화막 부분을 제거하고, 연이어서, 노출된 반도체층 부분을 식각해서, 1,500 내지 2,500Å 깊이의 트렌치(26)를 형성한다.
도 3e를 참조하면, 전 단계의 식각 공정시에 인가된 식각 데미지를 보상하기 위하여 희생 산화 공정을 수행하고, 그런다음, 상기 결과물에 소정의 불순물(27)을 이온주입하여 상기 트렌치(26) 하부의 반도체층 부분에 펀치-스루 및 웰 저항 특성을 향상시키기 위한 불순물 영역(도시안됨)을 형성한다. 여기서, 상기 이온주입 공정은, 통상, 필드 스탑 임플란트(field stop implant) 공정으로 불리운다.
도 3f를 참조하면, 상기 결과물 상에 트렌치(26)가 완전히 매립될 정도의 충분한 두께로 산화막(28)을 증착한다.
도 3g를 참조하면, 상기 산화막 및 패드질화막의 일부 두께를 공지된 화학적기계연마 공정으로 연마하여 트렌치(26) 내에만 산화막이 매립되도록 하고, 그런다음, 잔류된 패드질화막, 질화막 스페이서 및 패드산화막을 제거하여, 트렌치형의 소자분리막(30)을 형성한다. 이후, 공지된 후속 공정을 수행하여 BC-SOI 소자를 완성한다.
상기에서, 종래에는 트렌치의 가장자리 부분에서 산화막의 침강 현상이 일어나는 것을 억제시키기 위하여, 산화막(28)의 매립후에 어닐링 공정을 수행하지만, 본 발명의 실시예에서는 상기 질화막 스페이서(24)에 의해 산화막의 침강 현상이일어나는 것을 방지할 수 있기 때문에, 상기 어닐링 공정을 생략할 수 있으며, 이에 따라, 상기 트렌치(26)의 하부에 이온주입된 불순물이 확산되어 초래되는 결함을 방지할 수 있다.
이상에서와 같이, 본 발명은 STI 공정을 수행하기 전에, 질화막 스페이서를 이용한 국부산화 공정을 수행함으로써, 트렌치의 가장자리 부분에서 산화막의 침강 현상이 일어나는 것을 방지할 수 있고, 이에 따라, 소자 특성을 향상시킬 수 있다.
또한, 산화막 매립후의 어닐링 공정을 생략할 수 있기 때문에, 채널 스탑 이온의 확산을 방지할 수 있으며, 이에 따라, 소자분리 특성도 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (5)
- 지지기판과 매몰산화막 및 반도체층의 적층 구조로 이루어진 에스오아이 웨이퍼를 제공하는 단계;상기 에스오아이 웨이퍼의 반도체층 상에 그의 소자분리영역을 노출시키는 패드산화막과 패드질화막의 적층 패턴을 형성하는 단계;상기 적층 패턴의 측벽에 스페이서를 형성하는 단계;노출된 반도체층의 소자분리영역을 열처리하여 필드산화막을 형성하는 단계;건식 식각 공정으로 노출된 필드산화막 부분을 제거하고, 이어서, 반도체층의 소정 두께를 식각하여 트렌치를 형성하는 단계;상기 트렌치 하부의 반도체층 부분에 채널 스탑 이온을 이온주입하는 단계;상기 트렌치가 매립되도록, 상기 결과물 상에 산화막을 증착하는 단계;상기 트렌치 내에만 산화막이 매립되도록, 상기 산화막 및 패드질화막을 연마하는 단계; 및잔류된 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는,질화막, 폴리실리콘막 또는 질산화막 중에서 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 필드산화막을 형성하기 위한 열처리는,950 내지 1,100℃에서 수행하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치는,1,500 내지 2,500Å 깊이로 형성하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
- 제 1 항에 있어서, 상기 필드산화막의 제거 및 트렌치의 형성은,CHF3, CF4가스중 어느 하나, 또는, 상기 가스들의 혼합 가스를 이용한 건식 식각 공정으로 수행하는 것을 특징으로 하는 비씨-에스오아이 소자의 제조방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20090922 Year of fee payment: 9 |
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