JP4180809B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の製造工程に用いられるイオン注入時において不純物イオンの注入を遮断するブロック層に関するものであり、特に斜めイオン注入工程で使用されるものである。
【0002】
【従来の技術】
従来より、半導体装置の製造方法においては、MOSトランジスタのソース及びドレインを形成するためにイオン注入工程が用いられている。このイオン注入工程には、不純物イオンの注入を意図しない領域を覆い、不純物イオンの進入を遮断するブロック層が必要である。このブロック層としては、通常、フォトレジストが用いられている。
【0003】
近年、MOSトランジスタの微細化がますます進行しつつある。MOSトランジスタの微細化により、チャネル長が短くなるとパンチスルーなどのショートチャネル効果が発生しやすくなってしまう。そこで、ゲート電極下の浅い領域に不純物イオンを導入して、パンチスルーなどショートチャネル効果の発生を抑制している。図6は、ゲート電極下の浅い領域に不純物イオンを導入するために用いられる斜めイオン注入工程を示す断面図である。半導体基板101には、ゲート電極パターン102とフォトレジスト103が形成されている。矢印104は、不純物イオンが注入される方向を示している。フォトレジスト103は、不純物イオンの注入を遮断するブロック層として用いられている。
【0004】
以下に、図7(a)、図7(b)、図8(a)〜図8(c)を参照して、従来の半導体装置の製造方法における、ゲート電極パターンの形成から斜めイオン注入までの工程を説明する。
【0005】
図7(a)に示すように、半導体基板101上に、トランジスタのゲート電極パターン102を形成する。図7(a)に示した構造上に、図7(b)に示すように、膜厚が800nm〜1.5μm程度のフォトレジスト103を塗布し、ベークを行う。続いて、フォトレジスト103に対して、図8(a)に示すように、マスク104を用いて露光を行う。その後、現像を行い、図8(b)に示すように、フォトレジスト103をパターニングする。そして、図8(c)に示すように、図8(b)に示した構造に対して、斜めイオン注入を行う。
【0006】
すなわち、前述した工程では、通常、イオン注入を遮断する前記フォトレジスト103は、ゲート電極パターン102が形成された半導体基板(ウェハ)101上に塗布される。しかし、半導体基板101上にはゲート電極102による段差が存在するため、半導体基板101上にむらなく均一に塗布するためには、フォトレジスト103の膜厚はゲート電極102の膜厚の2倍程度以上の膜厚が必要である。さらに、ゲート長が短くなるために生じるショートチャネル効果を抑制してトランジスタの性能を向上させるために、チャネル領域と同導電型のイオン種がトランジスタのゲート電極102のエッジ部に浅く打ち込まれる。このイオン注入では、イオン種をできるだけゲート電極102下の内側に打ち込むことが望ましいので、イオン注入角度が大きい斜めイオン注入工程が用いられる。
【0007】
なお、例えば、現在用いられているゲート電極102の膜厚は、200nm〜400nm程度であり、フォトレジスト103の膜厚は800nm〜1.5μm程度である。
【0008】
【発明が解決しようとする課題】
しかしながら、前述した斜めイオン注入工程では、図6に示すように、フォトレジスト103によって不純物イオンが遮られ、不純物イオンが注入されない影領域ができてしまう。すなわち、フォトレジスト103で覆われていないにもかかわらず、不純物イオンがフォトレジスト103で遮断されて不純物イオンが注入されない半導体基板の表面領域(影領域)が存在する。
【0009】
このとき、フォトレジスト103によって生じる影領域の長さX1は次式(1)で表される。
【0010】
X1=h・tanθ …(1)
ここで、hはフォトレジスト103の膜厚、θは不純物イオンの注入角度である。式(1)より、イオン注入角度θを大きくすると、フォトレジスト103による影領域の長さX1も長くなり、隣接するゲート電極パターン102間の距離も長くしなければならなくなる。この結果、ゲート電極を有する半導体素子から構成される集積回路の集積度を高めることができないという問題が発生している。このように、不純物イオンの注入角度と集積回路の集積度とは、注入角度を大きくすると集積度が低下するというトレードオフの関係にある。
【0011】
したがって、集積回路の集積度を下げずにイオン注入角度θを大きくするためには薄いブロック層を形成し、このブロック層によって生じる影領域の長さX1を短くすることが必要である。
【0012】
そこでこの発明は、前記課題に鑑みてなされたものであり、膜厚の薄いブロック層を形成することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上できる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第1の半導体装置の製造方法は、半導体基板上に電極パターンを形成する工程と、前記半導体基板上及び電極パターン上に感光性材料膜を形成する工程と、前記感光性材料膜の表面が前記電極パターンの表面と同じ高さになるように前記感光性材料膜を薄膜化する工程と、前記感光性材料膜をパターニングする工程と、前記電極パターン及び感光性材料膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程とを具備することを特徴とする。
【0014】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記感光性材料膜の高さが電極パターンの高さと同じになるように、感光性材料膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【0015】
また、前記目的を達成するために、この発明に係る第2の半導体装置の製造方法は、半導体基板上に電極パターンを形成する工程と、前記半導体基板上及び電極パターン上に絶縁体あるいは導電体からなる薄膜を形成する工程と、前記薄膜の表面が前記電極パターンの表面と同じ高さになるように前記薄膜を薄膜化する工程と、前記薄膜をパターニングする工程と、前記電極パターン及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、前記薄膜を除去する工程とを具備することを特徴とする。
【0016】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記薄膜の高さが電極パターンの高さと同じになるように、前記薄膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【0017】
また、前記目的を達成するために、この発明に係る第3の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板上及びゲート電極上にフォトレジストを塗布する工程と、前記フォトレジストをベークする工程と、前記フォトレジストの表面高さがゲート電極の表面高さと同一になるように前記フォトレジストを薄膜化する工程と、前記フォトレジストをパターニングする工程と、前記ゲート電極及びフォトレジストが形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程とを具備することを特徴とする。
【0018】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記フォトレジストの高さが電極パターンの高さと同じになるように、フォトレジストを薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【0019】
また、前記目的を達成するために、この発明に係る第4の半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板上及びゲート電極上に絶縁体あるいは導電体からなる薄膜を形成する工程と、前記薄膜の表面高さが前記ゲート電極の表面高さと同一になるように前記薄膜を薄膜化する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板上にフォトレジストを塗布する工程と、前記フォトレジストをパターニングする工程と、前記フォトレジストを保護膜に用いて、前記薄膜をパターニングする工程と、前記フォトレジストを除去する工程と、前記ゲート電極及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、前記薄膜を除去する工程とを具備することを特徴とする。
【0020】
前記構成を有する半導体装置の製造方法では、イオン注入時に不純物イオンの進入を遮断するブロック層として働く前記薄膜の高さが電極パターンの高さと同じになるように、前記薄膜を薄膜化することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上することができる。
【0021】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0022】
[第1の実施の形態]
まず、この発明の第1の実施の形態の半導体装置の製造方法について説明する。
【0023】
図1(a)〜図1(c)、図2(a)、図2(b)は、第1の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【0024】
図1(a)に示すように、半導体基板11上に、トランジスタのゲート電極パターン12を形成する。なお、半導体基板11上には、ゲート電極パターン12のパターン同士の間隔が一定値、例えば5μmを超えないように、ダミーパターンが配置されているものとする。
【0025】
次に、図1(a)に示した構造上に、図1(b)に示すように、膜厚が800nm〜1.5μm程度のフォトレジスト13を塗布し、ベークを行う。続いて、CMP法などを用いてフォトレジスト13を研磨し、図1(c)に示すように、フォトレジスト13の表面高さがゲート電極パターン12の表面と同一の高さになるようにする。
【0026】
その後、図1(c)に示した構造上のフォトレジスト13に対して、図2(a)に示すように、マスク14を用いて露光を行う。さらに、フォトレジスト13に対して現像を行い、図2(b)に示すように、フォトレジスト13をパターニングする。以上により、ゲート電極パターン12の高さと同じ高さを持つフォトレジスト13を形成する。
【0027】
図1(a)〜図1(c)、図2(a)、図2(b)に示した工程により形成したフォトレジスト13を、斜めイオン注入工程においてブロック層として用いる。図3に、斜めイオン注入工程における不純物イオン注入の様子を示す。ゲート電極パターン12の高さは、通常、200nm〜400nm程度であり、フォトレジスト13の高さも電極パターン12と同様に200nm〜400nm程度である。矢印15は、不純物イオンの注入方向を示している。このとき、斜めイオン注入時の影領域の長さX2は、式(1)で表され、イオン注入角度θが一定のとき、高さhに比例する。よって、高さhが4分の1になれば、長さX2も4分の1になる。
【0028】
したがって、この第1の実施の形態における斜めイオン注入時の影領域の長さX2は、図6に示した従来例における影の長さX1のほぼ4分の1程度に短くでき、イオン注入されない影領域の面積も従来例と比べて4分の1程度に低減できる。これにより、ゲート電極パターン間の距離を短くすることができ、ゲート電極パターンを有する半導体素子の集積度を向上させることができる。
【0029】
イオン注入に用いる加速エネルギーは、ブロック層であるフォトレジストを突き抜ける不純物イオンによって制限されるが、斜めイオン注入は半導体基板(デバイス)の表面近傍に打ち込むことを目的としたものであって、一般的に加速エネルギーは低い。例えば、比較的飛程の長いボロン(B)イオンの場合でも、フォトレジスト中の飛程はシリコン基板中での飛程の3倍程度である。よって、シリコン基板表面から垂直方向に50nmの深さに不純物イオンを注入する場合、膜厚200nm程度のフォトレジストがあればイオンをブロックできる。
【0030】
なお、この第1の実施の形態では、ブロック層にフォトレジストを用いたが、このフォトレジストに換えて他の感光性材料、例えば感光性のポリイミドを用いてもよい。
【0031】
以上説明したようにこの第1の実施の形態では、不純物イオンを遮断するブロック層を電極パターンと同一の高さに形成することにより、斜めイオン注入工程における電極パターン同士の間隔を小さくすることができ、半導体装置の集積度を向上させることができる。
【0032】
[第2の実施の形態]
次に、この発明の第2の実施の形態の半導体装置の製造方法について説明する。
【0033】
図4(a)〜図4(c)、図5(a)〜図5(d)は、第2の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【0034】
図4(a)に示すように、半導体基板11上に、トランジスタのゲート電極パターン12を形成する。なお、半導体基板11上には、ゲート電極パターン12のパターン同士の間隔が一定値、例えば5μmを超えないように、ダミーパターンが配置されているものとする。
【0035】
図4(a)に示した構造上に、すなわち半導体基板11上及びゲート電極パターン12上に、図4(b)に示すように、エッチング剤で容易にエッチングできる薄膜16を膜厚700nm〜1.0μm程度形成する。続いて、CMP法などを用いて前記薄膜16を研磨し、図4(c)に示すように、薄膜16の膜表面の高さをゲート電極パターン12の表面の高さと同一にする。前記薄膜16は、絶縁体あるいは導電体のいずれであってもよい。ここでは、前記薄膜16には、フッ酸(HF)などで容易にエッチングできる膜、例えばリン(P)やボロン(B)を添加した酸化膜、または低温CVD法によって形成した酸化膜を用いる。
【0036】
その後、図4(c)に示した構造上に、図5(a)に示すように、膜厚が700nm〜1.0μm程度のフォトレジスト17を塗布し、ベークを行う。その後、フォトレジスト17に対して、マスク18を用いて露光を行う。さらに、フォトレジスト17に対して現像を行い、図5(b)に示すように、フォトレジスト17をパターニングする。
【0037】
続いて、フォトレジスト17をエッチング時の保護膜として用いて、図5(c)に示すように、薄膜16をエッチングする。エッチング後、図5(d)に示すように、フォトレジスト17を剥離する。以上の工程により、図5(d)に示すように、ゲート電極パターン12の高さと同じ高さを持つ薄膜16を形成する。
【0038】
図4(a)〜図4(c)、図5(a)〜図5(d)に示した工程により形成した薄膜16を、斜めイオン注入工程においてブロック層として用いる。ゲート電極パターン12の高さは、通常、200nm〜400nm程度であり、薄膜16の高さも同様に200nm〜400nm程度である。この工程では、前記第1の実施の形態と同様に、図3に示したように、斜めイオン注入時の影の長さX2は、図6に示した従来例における影の長さX1のほぼ4分の1程度に短くできる。したがって、斜めイオン注入時に、イオン注入されない影になる面積は従来例と比べて4分の1程度に低減できる。これにより、ゲート電極パターン間の距離を短くすることができ、ゲート電極パターンを有する半導体素子の集積度を向上させることができる。
【0039】
前述したようにこの第2の実施の形態では、フォトレジスト17を塗布する前に、半導体基板11上にエッチング剤にて容易にエッチング可能な薄膜16を塗布する。そして、この薄膜16の膜表面の高さがゲート電極パターン12の表面の高さと同一になるように、薄膜16を研磨する。その後、フォトレジスト17を塗布し、露光及び現像を行ってフォトレジスト17をパターニングする。そして、フォトレジスト17をエッチング時の保護膜として用いて薄膜16をエッチングする。以上により、斜めイオン注入時に、不純物イオンの進入を遮断するブロック層として働く薄膜16を形成する。
【0040】
以上説明したようにこの第2の実施の形態では、不純物イオンを遮断するブロック層を電極パターンと同一の高さに形成することにより、斜めイオン注入工程における電極パターン同士の間隔を小さくすることができ、半導体装置の集積度を向上させることができる。
【0041】
なお、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0042】
【発明の効果】
以上述べたようにこの発明によれば、膜厚の薄いブロック層を形成することにより、斜めイオン注入工程においてブロック層の影となってイオン注入できない領域を低減でき、半導体素子の集積度を向上できる半導体装置の製造方法を提供することが可能である。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図2】この発明の第1の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図3】前記半導体装置の製造方法の斜めイオン注入工程における不純物イオン注入の様子を示す断面図である。
【図4】この発明の第2の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図5】この発明の第2の実施の形態の半導体装置の製造方法を示す各工程の断面図である。
【図6】従来の半導体装置の製造方法の斜めイオン注入工程における不純物イオン注入の様子を示す断面図である。
【図7】従来の半導体装置の製造方法を示す各工程の断面図である。
【図8】従来の半導体装置の製造方法を示す各工程の断面図である。
【符号の説明】
11…半導体基板
12…ゲート電極パターン
13…フォトレジスト
14…マスク
15…矢印(不純物イオンの注入方向を示す)
16…薄膜
17…フォトレジスト
18…マスク
101…半導体基板
102…ゲート電極パターン
103…フォトレジスト
104…矢印(不純物イオンの注入方向を示す)
Claims (12)
- 半導体基板上に電極パターンを形成する工程と、
前記半導体基板上及び電極パターン上に感光性材料膜を形成する工程と、
前記感光性材料膜の表面が前記電極パターンの表面と同じ高さになるように前記感光性材料膜を薄膜化する工程と、
前記感光性材料膜をパターニングする工程と、
前記電極パターン及び感光性材料膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に電極パターンを形成する工程と、
前記半導体基板上及び電極パターン上に絶縁体あるいは導電体からなる薄膜を形成する工程と、
前記薄膜の表面が前記電極パターンの表面と同じ高さになるように前記薄膜を薄膜化する工程と、
前記薄膜をパターニングする工程と、
前記電極パターン及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
前記薄膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記感光性材料膜を形成する工程で形成される前記感光性材料膜の膜厚は、前記電極パターンの膜厚の2倍以上であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記感光性材料膜は、フォトレジストであることを特徴とする請求項1または3に記載の半導体装置の製造方法。
- 前記電極パターンは、トランジスタのゲート電極であることを特徴とする請求項1乃至4のいずれか1つに記載の半導体装置の製造方法。
- 半導体基板上にゲート電極を形成する工程と、
前記半導体基板上及びゲート電極上にフォトレジストを塗布する工程と、
前記フォトレジストをベークする工程と、
前記フォトレジストの表面高さが前記ゲート電極の表面高さと同一になるように前記フォトレジストを薄膜化する工程と、
前記フォトレジストをパターニングする工程と、
前記ゲート電極及びフォトレジストが形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート電極を形成する工程と、
前記半導体基板上及びゲート電極上に絶縁体あるいは導電体からなる薄膜を形成する工程と、
前記薄膜の表面高さが前記ゲート電極の表面高さと同一になるように前記薄膜を薄膜化する工程と、
前記ゲート電極及び薄膜が形成された前記半導体基板上にフォトレジストを塗布する工程と、
前記フォトレジストをパターニングする工程と、
前記フォトレジストを保護膜に用いて、前記薄膜をパターニングする工程と、
前記フォトレジストを除去する工程と、
前記ゲート電極及び薄膜が形成された前記半導体基板に対して、この半導体基板表面の垂直方向より所定角度傾けた方向から不純物イオンを注入する工程と、
前記薄膜を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記フォトレジストを塗布する工程で塗布される前記フォトレジストの膜厚は、前記ゲート電極の膜厚の2倍以上であることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記薄膜を形成する工程で形成される前記薄膜の膜厚は、前記ゲート電極の膜厚の2倍以上であることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記フォトレジストを薄膜化する工程は、前記フォトレジストの表面をCMP法を用いて研磨する工程であることを特徴とする請求項4、6、8のいずれか1つに記載の半導体装置の製造方法。
- 前記薄膜を薄膜化する工程は、前記薄膜の表面をCMP法を用いて研磨する工程であることを特徴とする請求項2、7、9のいずれか1つに記載の半導体装置の製造方法。
- 前記不純物イオンを注入する工程は、前記ゲート電極下の半導体基板内の浅い領域に、ソース領域あるいはドレイン領域を形成する工程であることを特徴とする請求項5乃至11のいずれか1つに記載の半導体装置の製造方法。
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