KR100425063B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 전극의 측벽에 형성된 PSG 스페이서를 불소가 함유된 용액을 이용하여 선택적으로 제거하므로써 매우 낮은 접합 깊이를 갖는 LDD 구조의 접합영역을 단순한 공정으로 형성할 수 있어 소자의 수율이 증대되며, 또한 반도체 기판의 손실이 방지되어 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 CMOS 트랜지스터의 제조 공정을 단순화시키며 소자의 전기적 특성을 향상시킬 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 CMOS 트랜지스터는 N형 및 P형 MOS 트랜지스터를 공유하는데, 그러면 CMOS 트랜지스터를 제조하기 위한 종래 반도체 소자의 제조 방법을 설명하기로 한다.
도 1A 내지 도 1D는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,
도 1A는 반도체 기판(1)의 N웰(1A) 및 P웰(1B)간에 필드산화막(2)을 형성한후 전체 상부면에 게이트 산화막(3)을 형성하고 상기 반도체 기판(1)의 N웰(1A) 및 P웰(1B)상에 게이트 전극(4A 및 4B)을 각각 형성한 상태의 단면도이다.
도 1B는 상기 게이트 전극(4A 및 4B)의 외벽에 산화막(5)을 형성한 후 상기 게이트 전극(4A 및 4B) 상부의 상기 산화막(5)상에 마스크 산화막(5A 및 5B)을 형성한 상태의 단면도이다.
도 1C는 상기 게이트 전극(4A 및 4B) 및 마스크 산화막(5A 및 5B)의 측벽에 질화막 스페이서(6A 및 6B)를 각각 형성한 후 상기 P웰(1B) 지역만 노출되도록 N+이온 주입 마스크(7A)를 형성하고 노출된 상기 반도체 기판(1)에 N+형의 불순물 이온을 주입하여 N+ 접합영역(8A)을 형성한 상태의 단면도이다.
도 1D는 상기 N+ 이온 주입 마스크(7A)를 제거한 후 상기 N웰(1A) 지역만 노출되도록 P+ 이온 주입 마스크(7B)를 형성하고 노출된 상기 반도체 기판(1)에 P+형의 불순물 이온을 주입하여 P+ 접합영역(8B)을 형성한 상태의 단면도이다.
도 1E는 상기 P+ 이온 주입 마스크(7B) 및 상기 게이트 전극(4A 및 4B)의 측벽에 형성된 질화막 스페이서(6A 및 6B)를 순차적으로 제거한 상태의 단면도인데, 이때 상기 질화막 스페이서(6A 및 6B)는 질산용액을 사용하여 제거하기 때문에 모출된 부분의 상기 게이트 산화막(3) 및 반도체 기판(1)이 손실된다.
이후, 상기 P웰(1B) 지역의 노출된 상기 반도체 기판(1)에 N-형의 LDD 이온 및 P형의 펀치쓰루우 이온을 각각 주입하여 N- LDD영역 및 P형 펀치쓰루우 영역을 각각 형성한다. 그리고 상기 N웰(1A) 지역의 노출된 상기 반도체 기판(1)에 P-형의 LDD 이온 및 P형의 펀치쓰루우 이온을 각각 주입하여 P- LDD영역 및 P형 펀치쓰루우 영역을 각각 형성한다.
그런데 상기와 같은 방법을 이용하여 CMOS 트랜지스터를 제조하는 경우 감광막은 질산용액에 의해 제거되기 때문에 상기 질화막 스페이서(6A 및 6B) 제거 공정(도 1E)을 상기 N+ 또는 P+ 이온 주입 마스크(7A 및 7B)가 존재하는 상태에서 선택적으로 진행하지 못하는 단점이 있다. 그러므로 상기와 같이 매우 낮은 접합 깊이를 갖는 LDD 구조의 접합영역(8A 및 8B)을 형성하기 위해서는 4회 이상의 마스크 공정이 필요하기 때문에 공정의 단계가 복잡해진다. 또한 0.25 ㎛의 디자인 룰(Design Rule)을 갖는 소자에서는 접합 깊이는 0.1 내지 0.15 ㎛ 정도가 되기 때문에 이온 주입 불순물 분포의 표준 편차(△Rp)가 감소되도록 저에너지를 이용하여 이온 주입을 실시하여야 한다. 그러나 이를 위해서는 이온 주입 공정시 스크린(Screen) 산화막으로 이용되는 상게 게이트 산화막(3)의 두께를 50 내지 150 Å 이내로 조절해야만 하는데, 이와 같이 얇은 산화막은 상기 질화막 스페이서(6A 및 6B) 제거시 하부의 상기 반도체 기판(1)을 보호하지 못하여 손상을 유발하며, 이에 의해 실제의 소자의 제조 공정에 적용하지 못하는 실정이다.
따라서 본 발명은 게이트 전극의 측벽에 형성된 PSG 스페이서를 불소가 함유된 용액을 이용하여 선택적으로 제거하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 기판의 N웰 및 P웰간에 필드 산화막을 형성한 후 전체 상부면에 게이트 산화막을 형성하고 상기 N웰 및 P웰의 상기 게이트 산화막상에 게이트 전극을 각각 형성하는 단계와, 상기 단계로부터 상기 게이트 전극의 외벽에 산화막을 형성한 후 상기 게이트 전극 양측벽의 상기 산화막상에 PSG 스페이서를 각각 형성하는 단계와, 상기 단계로부터 상기 P웰 지역만 노출되도록 N+ 이온 주입 마스크를 형성한 후 노출된 상기 반도체 기판에 N+형의 불순물 이온을 주입하여 N+ 접합영역을 형성하는 단계와, 상기 단계로부터 노출된 부분의 상기 PSG 스페이서를 제거한 후 상기 N+ 접합영역의 하부에 P형 펀치쓰루우 영역을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측 하부의 상기 반도체 기판에 N- LDD 영역을 형성하는 단계와, 상기 단계로부터 상기 N+ 이온 주입 마스크를 제거한 후 상기 N웰 지역만 노출되도록 P+ 이온 주입 마스크를 형성하고 노출된 상기 반도체 기판에 P+형의 불순물 이온을 주입하여 P+ 접합영역을 형성하는 단계와, 상기 단계로부터 노출된 부분의 상기 PSG 스페이서를 제거한 후 상기 P+ 접합영역의 하부에 N형 펀치쓰루우 영역을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측 하부의 상기 반도체 기판에 P- LDD 영역을 형성한 후 상기 P+ 이온 주입 마스크를 제거하는 단계로 이루어지는 것을 특징으로 하며, 상기 PSG 스페이서에는 3 내지 8 wt%의 인(P)이 함유되고, 상기 PSG 스페이서는 불산이 함유된 용액에 의해 제거되는 것을 특징으로 한다.
도 1A내지 도 1E는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2I는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 3은 증착 조건에 따른 PSG막의 특성을 설명하기 위한 특성표.
＜도면의 주요부분에 대한 기호설명＞
1 및 11: 반도체 기판 1A 및 11A: N웰
1B 및 11B: P웰 2 및 12: 필드산화막
3 및 13: 게이트 산화막 4A, 4B, l4A 및 l4B: 게이트 전극
5 및 15: 산화막 5A 및 5B: 마스크 산화막
6A 및 6B: 질화막 스페이서 7A 및 l7A: N+ 이온 주입 마스크
7B 및 l7B: P+ 이온 주입 마스크 8A 및 l8A: N+ 접합영역
8B 및 l8B: P+ 접합영역 l6A 및 l6B: PSG 스페이서
l9A: P형 펀치쓰루우 영역 l9B: N형 펀치쓰루우 영역
20A: N- LDD 영역 20B: P- LDD 영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2E는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도로서,
도 2A는 갈륨비소, 갈륨인듐, 게르마늄 등으로 이루어진 반도체 기판(11)의 N웰(11A) 및 P웰(11B)간에 필드산화막(12)을 형성한 후 전체 상부면에 게이트 산화막(13)을 형성하고 상기 N웰(11A) 및 P웰(11B)의 게이트 산화막(3)상에 게이트 전극(l4A 및 l4B)을 각각 형성한 상태의 단면도이다.
도 2B는 상기 게이트 전극(l4A 및 l4B)의 외벽에 산화막(15)을 형성한 후 상기 게이트 전극(l4A 및 l4B) 양측벽의 상기 산화막(15)상에 PSG 스페이서(l6A 및 l6B)를 각각 형성한 상태의 단면도로서, 상기 PSG 스페이서(l6A 및 l6B)는 도 3에도시된 바와 같이 3 내지 8 wt%의 인(P)이 함유된 PSG를 800 ℃ 이하의 온도에서 증착한 후 500 내지 800 ℃의 온도에서 5 내지 10 분동안 열처리하거나 800내지 1100 ℃의 온도에서 1 내지 600 초동난 급속열처리하여 상기 PSG의 밀도를 증가시키고 전면 식각하여 형성한다. 그리고 상기 PSG 스페이서(l6A 및 l6B)는 100 : 1 BOE(Buffered Oxide Etchant) 용액에서 열산화막에 대하여 7.9 : 1 내지 11.4 : 1 정도의 식각 선택비를 가지며 열처리 후에는 50 : 1의 불산용액에서 27.6 내지 61.3 : 1 정도의 식각 선택비를 갖는다. 이때 상기 PSG 스페이서(l6A 및 l6B)를 형성한 후 상기 반도체 기판(11)상에 잔류되는 상기 게이트 산화막(13)의 두께는 50 내지 150 Å 정도가 되도록 한다.
도 2C는 상기 P웰(11B) 지역만 노출되도록 N+ 이온 주입 마스크(l7A)를 형성하고 노출된 상기 반도체 기판(11)에 N형의 불순물 이온을 주입하여 N+ 접합영역(l8A)을 형성한 상태의 단면도이다.
도 2D는 노출된 부분의 상기 PSG 스페이서(l6B)를 제거한 후 P형 펀치쓰루우 이온을 주입하여 상기 N+ 접합영역(18A)의 하부에 P형 펀치쓰루우 영역(19A)을 형성한 상태의 단면도로서, 이때 불산이 함유된 용액으로 상기 PSG 스페이서(l6B)를 제거하면 상기 N+ 이온 주입 마스크(l7A)가 손실되지 않으며, 이때 예를들어 1000 Å의 두께를 갖는 상기 PSG 스페이서(l6B)를 50 : l의 식각 선택비를 갖는 불산용액으로 식각하였다면 상기 게이트 산화막(13)은 20 Å 정도밖에 식각되지 않는다. 이는 불산이 함유된 용액에서 PSG(Phospho-Silicate Glass)가 도핑되지 않은 산화막에 대해 60 : 1 정도의 식각 선택비를 갖으며, 또한 감광막으로 이루어진 상기N+ 이온 주입 마스크(l7A)가 상기 불산이 함유된 용액에서 녹지 않는 특성을 가지기 때문에 가능하다.
도 2E는 상기 게이트 전극(l4B) 양측 하부의 상기 반도체 기판(11)에 N- LDD 이온을 주입하여 N- LDD 영역(20A)을 형성한 상태의 단면도이다.
도 2F는 상기 N+ 이온 주입 마스크(l7A)를 제거한 후 상기 N웰(11A) 지역만 노출되도록 P+ 이온 주입 마스크(l7B)를 형성하고 노출된 상기 반도체 기판(11)에 P형의 불순물 이온을 주입하여 P+ 접합영역(l8B)을 형성한 상태의 단면도이다.
도 2G는 노출된 부분의 상기 PSG 스페이서(l6A)를 제거한 후 N형 펀치쓰루우 이온을 주입하여 상기 P+ 접합영역(l8B)의 하부에 N형 펀치쓰루우 영역(l9B)을 형성한 상태의 단면도로서, 이때 불산이 함유된 용액으로 상기 PSG 스페이서(l6A)를 제거하면 상기 P+ 이온 주입 마스크(l7B)가 손실되지 않는다.
도 2H는 상기 게이트 전극(l4A) 양측 하부의 상기 반도체 기판(11)에 P- LDD이온을 주입하여 P- LDD 영역(20B)을 형성한 상태의 단면도이다.
도 21는 상기 P+ 이온 주입 마스크(l7A)를 제거하므로써 CMOS 트랜지스터의 제조가 완료된 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 첫째, 두 번의 마스크 공정을 이용하여 매우 낮은 접합 깊이를 갖는 LDD 구조의 접합영역을 형성하므로써 공정의 단계가 단순화 되는 동시에 파티클의 발생으로 인한 불량이 감소되며, 둘째 게이트 전극의 측벽에 형성된 스페이서를 제거하는 과정에서 발생되는 반도체 기판의 손상이 방지되어 소자의 수율이 증대된다. 그러므로 본 발명을 이용하여 0.25 ㎛ 이하의 디자인 룰을 갖는 고집적 소자를 제조할 수 있다.

Claims (3)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판의 N웰 및 P웰간에 필드산화막을 형성한 후 전체 상부면에 게이트 산화막을 형성하고 상기 N웰 및 P웰의 상기 게이트 산화막상에 게이트 전극을 각각 형성하는 단계와,
    상기 단계로부터 상기 게이트 전극의 외벽에 산화막을 형성한 후 상기 게이트 전극 양측벽의 상기 산화막상에 PSG 스페이서를 각각 형성하는 단계와,
    상기 단계로부터 상기 P웰 지역만 노출되도록 N+ 이온 주입 마스크를 형성한 후 노출된 상기 반도체 기판에 N형의 불순물 이온을 주입하여 N+ 접합영역을 형성하는 단계와,
    상기 단계로부터 노출된 부분의 상기 PSG 스페이서를 제거한 후 상기 N+ 접합영역의 하부에 P형 펀치쓰루우 영역을 형성하는 단계와,
    상기 단계로부터 상기 게이트 전극 양측 하부의 상기 반도체 기판에 N- LDD영역을 형성하는 단계와,
    상기 단계로부터 상기 N+ 이온 주입 마스크를 제거한 후 상기 N웰 지역만 노출되도록 P+ 이온 주입 마스크를 형성하고 노출된 상기 반도체 기판에 P+형의 불순물 이온을 주입하여 P+ 접합영역을 형성하는 단계와,
    상기 단계로부터 노출된 부분의 상기 PSG 스페이서를 제거한 후 상기 P+ 접합영역의 하부에 N형 펀치쓰루우 영역을 형성하는 단계와,
    상기 단계로부터 상기 게이트 전극 양측 하부의 상기 반도체 기판에 P- LDD영역을 형성한 후 상기 P+ 이온 주입 마스크를 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 PSG 스페이서에는 3 내지 8 wt%의 인(P)이 함유된 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 PSG 스페이서는 불산이 함유된 용액에 의해 선택적으로 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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