KR20030002441A - 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체 공정 중 트랜지스터를 형성하는 방법에 관한 것으로, 특히, 상세하게는 게이트전극과 소스/드레인 영역을 동시에 도핑하여 트랜지스터를 형성하는 방법에 관한 것이다. 이를 위해 반도체 기판 상부에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부를 제외한 반도체 기판 전면에 희생막을 선택적으로 형성하는 단계, 상기 게이트 전극의 상부를 포함한 반도체 기판 전면에 이온을 주입하고 열처리하는 단계, 및 상기 반도체 기판이 노출되도록 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

트랜지스터 형성방법{Method of forming transistor}
본 발명은 반도체 공정 중 트랜지스터를 형성하는 방법에 관한 것으로, 보다 상세하게는 게이트전극과 소스/드레인 영역을 동시에 도핑하여 트랜지스터를 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화되어 게이트 길이가 0.15㎛이하로 줄어 들게 됨에 따라서, 단채널 효과(short channel effect) 또는 역단채널 효과(reverse short channel effect)에 의한 문턱전압의 변화가 소자 제조에 있어 가장 중요한 문제가 되고 있다. 따라서, 이러한 단채널 효과를 줄이기 위하여 접합영역의 감소를 통한 확산층의 측면 성장을 막는 것이 무엇보다 중요하다.
종래의 트랜지스터 형성방법은, 얕은 접합을 형성을 위해서 소스/드레인 이온주입에너지를 낮추어 주입하는데, 그러면, 게이트 전극의 도핑이 부족하게 되어 게이트 도핑효율이 감소되어, 게이트 도핑을 별도로 수행하였다.
하지만, N+,P+ 게이트 도핑공정을 별도로 추가하게 되면, 이에 따라 리소그래피, 식각공정이 추가되어 공정수가 비약적으로 늘어나게 되는 문제가 발생한다. 또한, 게이트 전극 형성을 위한 식각공정에서 이온주입 영역이 빠른 속도로 식각되는 특성에 의해, 불균일한게 게이트가 식각되어 게이트 전극의 균일도가 감소하는 문제가 발생한다.
따라서, 고집적 소자에서 게이트 전극에 대한 별도의 게이트 전극 도핑없이 소스/드레인과 동시에 도핑을 하면서도 소자 특성을 만족시킬 수 있는 도핑공정에 대한 연구가 필요하다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 소스/드레인 영역의 상부에 희생막을 형성하여 게이트전극과 소스/드레인 영역에 동시에 도핑을 하여도 게이트 전극에는 깊게 소스/드레인 영역에는 얇게 이온이 주입되는 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
고집적 반도체 소자 제조에 있어서, 게이트 도핑의 효율을 극대화하고, 얕은 접합 영역 확보를 위해 종래에는 별도로 수행되던 게이트 이온주입과 소스/드레인 이온주입을 본 발명에서는 소스/드레인 영역에 선택적으로 희생막을 만들어 게이트 지역에서는 깊게 이온을 주입하고, 소스/드레인 지역에는 얕게 이온을 주입이 가능하도록 하는 방법을 제공한다. 따라서 높은 도핑 효율을 확보하면서 고집적 소자에서 문제가 되는 단채널효과에 의한 문턱전압의 변화를 막을 수 있어 신뢰성 있는 소자 제조가 가능하게 한다.
도 1a 내지 도 1e는 본 발명의 실시례에 따른 트랜지스터 형성공정을 도시하는 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
12 : 게이트 전극14 : 희생막
15 : 게이트16 : 소스/드레인
상기한 목적을 달성하기 위하여, 본 발명에 의한 트랜지스터 형성방법은 반도체 기판 상부에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 상부를 제외한 반도체 기판 전면에 희생막을 선택적으로 형성하는 단계, 상기 게이트 전극의 상부를 포함한 반도체 기판 전면에 이온을 주입하고 열처리하는 단계, 및 상기 반도체 기판이 노출되도록 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 실시례에 따른 트랜지스터 형성공정을 도시하는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 트렌치 절연막 및 게이트 전극(12)을 형성하는 공정을 거친다. 트렌치 절연막 및 게이트 전극을 형성하는 공정은 종래의 방법과 동일하다. 게이트 전극(12)은 게이트 산화막과 폴리실리콘의 적층구조로 이루어지고, 게이트 전극(12)의 측벽에는 스페이서 절연막이 형성된다.
다음으로, 도 1b에 도시된 바와 같이, 게이트 전극(12)의 상부를 제외한 반도체 기판 전면에 희생막(14)을 선택적으로 형성하는 단계를 거친다. 희생막(14)은 동일한 에너지로 이온이 게이트전극(12)과 소스/드레인 영역에 주입될 때, 소스/드레인 영역에 주입되는 이온은 희생막(14)을 거쳐야 하므로 얕게 도핑이 되도록 한다.
희생막(14)은 소스/드레인 영역에 주입되는 이온만 선택적으로 통과하여야 하므로, 게이트 전극(12)의 상부는 포함되지 않도록, 게이트 전극(12)의 폴리실리콘막보다 낮은 두께로 증착되어야 한다. 바람직하게는, 희생막(14)의 두께는 200Å 내지 800Å으로 할 수 있다. 더욱 바람직하게는, 희생막(14)은 홀에서 갭필 능력이 우수한 스핀 코팅을 이용하여 형성할 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 게이트 전극의 상부를 포함한 반도체 기판 전면에 이온을 주입하고 열처리하는 단계를 거친다. 이때 이온은 게이트 전극(12)에서는 희생막을 거치지 않고 바로 주입이 되므로 깊게 주입이 되지만, 소스/드레인 영역에 주입되는 이온은 희생막을 통과하여 주입되므로 얕게 주입이 된다. 열처리하는 단계는 확산층의 성정을 충분히 억제할 수 있도록 급속열처리 장치를 이용한다. 바람직하게는 열처리조건은 950℃ 내지 1100℃의 온도에서 수초 내지 수십초 열처리할 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 반도체 기판에 형성된 희생막을 제거하는 단계를 거친다. 희생막이 제거되면 도시된 바와 같이 게이트 전극은 도핑이 깊게 되고(15), 소스/드레인 영역은 도핑이 얕게 된다(16). 바람직하게는, 희생막(10)을 제거하는 방법은 희석 HF 또는 BOE(buffered oxide etchant)를 이용한 습식각으로 할 수 있다.
다음으로, 도 1e에 도시된 바와 같이, 실리사이드를 형성하는 단계를 거친다. 실리사이드 형성은 종래의 방법과 동일한 방법을 사용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 트랜지스터 형성방법에 의하면, 게이트와 소스/드레인에 이온주입에 있어서, 선택적으로 소스/드레인 영역의 상부에만 선택적으로 희생막을 형성하여 이온을 주입한 후 희생막 제거를 공정을 적용함으로써, 별도의 게이트 이온주입 공정을 대치하여, 추가적인 마스크 공정, 이온주입 공정 감광막 제거 공정등을 생략할 수 있으므로, 고집적소자의 공정 비용을 비약적으로 절감할 수 있는 효과가 있다. 또한, 게이트 전극의 높은 도핑효율을 확보하면서, 소스/드레인 지역의 얕은 접합여 형성 가능하여 고집적 소자에서 문제되는 단채널 효과에 의한 문턱전압의 변화를 막을 수 있어, 신뢰성 있는 소자제조가 가능하다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 반도체 기판 상부에 게이트 전극 및 스페이서를 형성하는 단계;
    상기 게이트 전극의 상부를 제외한 반도체 기판 전면에 희생막을 선택적으로 형성하는 단계;
    상기 게이트 전극의 상부를 포함한 반도체 기판 전면에 이온을 주입한 후 열처리하는 단계;
    상기 반도체 기판이 노출되도록 상기 희생막을 제거하는 단계; 및
    샐리사이드막 및 전기배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 희생막의 두께는 200Å 내지 800Å인 것을 특징으로 하는 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 열처리는 급속열처리 장치를 이용하여 950℃ 내지 1100℃에서 수초 내지 수십초 동안 열처리하는 것을 특징으로 하는 트랜지스터 형성방법.
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* Cited by examiner, † Cited by third party
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KR100677984B1 (ko) * 2005-12-28 2007-02-02 동부일렉트로닉스 주식회사 단채널 소자의 채널 영역 형성 방법

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