KR100929422B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체소자의 제조방법은 필드산화막에 의해 고전압 트랜지스터 영역과 메모리 셀 영역이 정의된 반도체기판의 고전압 트랜지스터 영역 내에 드리프트영역을 형성하는 단계와, 반도체기판 상에 고전압 트랜지스터 영역을 노출하는 제1 질화막을 형성하는 단계와, 고전압 트랜지스터 영역의 반도체기판 상에 고전압 게이트산화막을 형성하는 단계와, 제1 질화막을 제거한 후 결과물 상에 BN 구조가 형성될 영역을 노출하는 제2 질화막을 형성하는 단계와, 제2 질화막을 이온주입 마스크로 하여 메모리 셀 영역의 반도체기판 내에 BN 이온을 주입하는 단계와, BN 이온이 주입된 반도체기판에 열처리 공정을 진행하여 BN 구조를 형성하는 단계와, 제2 질화막을 제거하는 단계와, 고전압 트랜지스터 영역의 고전압 게이트 산화막 상부에 게이트전극을, 메모리 셀 영역에는 도전층 패턴을 각각 형성하는 단계, 및 게이트전극을 이온주입 마스크로 고전압 트랜지스터 영역의 반도체기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
고전압, 트랜지스터, 집적도, 메모리소자, BN 구조

Description

반도체소자의 제조방법{Method for forming the semiconductor device}
도 1a 내지 도 1f는 종래 반도체소자의 고전압 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘기판 110 : 필드 산화막
115 : 드리프트 영역 120 : 제 1 질화막
130 : 게이트산화막 140 : 제 2 질화막
150 : 제 2 포토레지스트 165 : BN 구조
195 : 소오스/드레인 불순물 확산영역
200 : 게이트 전극
본 발명은 반도체소자의 제조공정에 관한 것으로, 보다 상세하게는 반도체소자인 고전압 트랜지스터와 메모리(Memory)소자의 BN(Buried N-channel) 구조를 하나의 칩에 형성하여 반도체소자의 특성을 개선시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 실리콘기판에 구현하고, 상기 실리콘기판에 소오스/드레인(Source/Drain) 영역과 채널(Channel)을 형성한다.
이어, 상기 채널 위에 절연체를 형성한 후 전도성 게이트(Gate)를 형성하고, 상기 소오스/드레인 영역을 완전히 감싸도록 드리프트 영역(Drift Region)을 형성한다.
이하, 첨부된 도면을 참고하여 종래의 고전압 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, p형 실리콘기판(11) 상에 제 1 포토레지스트(12)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트를 패터닝(12)하여 드리프트 영역을 정의한다. 이어, 상기 패터닝된 제 1 포토레지스트(12)를 마스크로 이용하여 상기 실리콘기판(11)의 드리프트 영역에 n형 불순물 이온을 주입한 후, 열확산 공정을 통해 n형 불순물 이온을 확산시키어 실리콘기판(11)의 표면 내에 깊은 드리프트 영역(13)을 형성한다.
도 1b에 도시된 바와 같이, 상기 제 1 포토레지스트(12)를 제거하고, 상기 실리콘기판(11) 전면에 산화막(14)과 질화막(15)을 차례로 형성하며, 포토 및 식각 공정을 통해 필드 영역에 해당하는 상기 질화막(15)과 산화막(14)을 선택적으로 제거한다. 이어, 상기 선택적으로 제거된 질화막(15)과 산화막(14)을 마스크로 이용하여 표면이 노출된 실리콘기판(11)에 채널 스톱(Channel Stop)이온을 주입한다.
도 1c에 도시된 바와 같이, 상기 채널 스톱 이온이 주입된 실리콘기판(11)에 국부산화 공정을 실시하여 상기 실리콘기판(11)의 표면에 필드 산화막(16)을 형성하고, 상기 질화막(15)과 산화막(14)을 제거한다.
도 1d에 도시된 바와 같이, 상기 실리콘기판(11)에 문턱전압 조절용 이온을 주입하고, 상기 실리콘기판(11)의 전면에 게이트 산화막(17)을 형성하고, 상기 게이트 산화막(17) 상에 폴리 실리콘층(18)을 형성한다. 이어, 상기 폴리 실리콘층(18) 상에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(19)를 패터닝하여 게이트 영역을 정의한다.
도 1e에 도시된 바와 같이, 상기 패터닝된 제 2 포토레지스트(19)를 마스크로 이용하여 상기 폴리 실리콘층(18)과 게이트 산화막(17)을 선택적으로 제거하여 게이트 전극(18a)을 형성한다.
도 1f에 도시된 바와 같이, 상기 제 2 포토레지스트(19)를 제거하고, 상기 게이트전극(18a)을 포함한 실리콘기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(18a) 양측면에 측벽 스페이서(20)를 형성한다. 이어, 상기 게이트 전극(18a) 및 측벽 스페이서(20)를 마스크로 이용하여 상기 실리콘기판(11)의 전면에 소오스/드레인용 n형 불순물 이온을 주입하여 상기 게이트 전극(18a) 양측의 실리콘기판(11) 표면 내에 소오스/드레인 불순물 확산영역(21)을 형성한다.
그러나, 상기와 같은 종래 기술과 같이 고전압 트랜지스터가 별도의 독립적인 공정에 의해 하나의 칩에 독립적으로 형성되면, 이외의 다른 반도체소자들 또한 별도의 독립적인 공정에 의해 하나의 칩에 독립적으로 형성되어 그들의 조합에 의해 회로를 구성할 경우, 각각의 반도체소자가 서로 다른 칩에 분리되어 있어 노이즈가 발생되는 문제점이 있었다.
또한, 회로 구성 시, 각각의 반도체소자가 서로 다른 칩에 분리되어 있음으로 회로의 사이즈가 커져 고집적화가 어려워지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명은 고전압 트랜지스터와 메모리(Memory)소자의 BN 구조를 하나의 칩에 형성하도록 하여 반도체소자의 집적도 및 특성을 향상시키도록 한 반도체소자의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 필드산화막에 의해 고전압 트랜지스터 영역과 메모리 셀 영역이 정의된 반도체기판의 고전압 트랜지스터 영역 내에 드리프트영역을 형성하는 단계와, 반도체기판 상에 고전압 트랜지스터 영역을 노출하는 제1 질화막을 형성하는 단계와, 고전압 트랜지스터 영역의 반도체기판 상에 고전압 게이트산화막을 형성하는 단계와, 제1 질화막을 제거한 후 결과물 상에 BN 구조가 형성될 영역을 노출하는 제2 질화막을 형성하는 단계와, 제2 질화막을 이온주입 마스크로 하여 메모리 셀 영역의 반도체기판 내에 BN 이온을 주입하는 단계와, BN 이온이 주입된 반도체기판에 열처리 공정을 진행하여 BN 구조를 형성하는 단계와, 제2 질화막을 제거하는 단계와, 고전압 트랜지스터 영역의 고전압 게이트 산화막 상부에 게이트전극을, 메모리 셀 영역에는 도전층 패턴을 각각 형성하는 단계, 및 게이트전극을 이온주입 마스크로 고전압 트랜지스터 영역의 반도체기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 먼저, p형 실리콘기판(100) 상에 필드 산화막(110)을 형성하여 고전압 트랜지스터 영역(A)과 메모리 셀 영역(B)을 정의한 다음 각각의 영역에 각각 웰(well)을 형성한다.
그리고, 상기 각각의 웰이 형성된 결과물 전면에 제 1 포토레지스트(미도시함)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트를 패터닝하여 고전압 트랜지스터 영역(A)의 실리콘기판(100) 상에 드리프트 영역을 정의한다.
이어, 상기 패터닝된 제 1 포토레지스트(미도시함)를 마스크로 이용하여 상기 실리콘기판(100)의 드리프트 영역에 n형 불순물 이온을 주입한 후, 열확산 공정을 통해 n형 불순물 이온을 확산시키어 고전압 트랜지스터 영역(A)의 실리콘기판(100) 표면 내에 깊은 드리프트 영역(115)을 형성한다.
도 2b에 도시된 바와 같이, 상기 제 1 포토레지스트(미도시함)를 제거하고, 제 1 포토레지스트가 제거된 실리콘기판(100) 전면에 질화물을 증착시켜 제 1 질화막(120)을 형성한 다음, 노광 및 식각 공정을 진행하여 메모리 셀 영역(B)의 제 1 질화막(120)을 남겨두고 그 외의 영역 즉, 고전압 트랜지스터 영역(A)에 형성된 제 1 질화막(120)을 제거한다.
이어서, 고전압 트랜지스터 영역(A)의 제 1 질화막(120)이 제거된 실리콘기판(100) 전체에 게이트산화막(130)을 400 ~ 600 Å 정도의 두께로 성장시킨다. 이때, 상기 제 1 질화막(120)이 제거된 고전압 트랜지스터 영역(A)의 실리콘기판(100) 상부에는 약 500Å 정도의 두께의 게이트산화막(130)이 성장되나, 고전압 트랜지스터 영역(A)과 메모리 셀 영역(B)을 구분하는 필드 산화막(110) 상부에는 거의 게이트산화막(130)이 성장하지 않으며, 또한, 제 1 질화막(120)이 잔류된 메모리 셀 영역(B) 상부에도 제 1 질화막(120)에 의해 게이트산화막(130)이 성장되지 않는다.
도 2c에 도시된 바와 같이, 상기 게이트산화막(130) 성장을 방지하는 역할을 한 메모리 셀 영역(B) 상부의 제 1 질화막(미도시함)을 제거한 다음, 결과물 전면에 질화물을 1000 ~ 1500Å 두께로 증착하여 제 2 질화막(140)을 형성한다.
이어서, 상기 제 2 질화막(140) 상부에 제 2 포토레지스트(150)를 도포한 다음, 노광 및 현상공정으로 메모리 셀 영역(B)의 BN 구조가 형성될 영역(155)이 정의되도록 제 2 포토레지스트(150)를 패터닝한다. 상기 패터닝된 제 2 포토레지스트(150)를 식각마스크로 메모리 셀 영역(B)의 제 2 질화막(140)을 선택적으로 제거하여 메모리 셀 영역(B)의 실리콘기판(100) 상에 BN 구조가 형성될 영역(155)을 정의한다.
도 2d에 도시된 바와 같이, 상기 제 2 포토레지스트(미도시함)를 제거한 다음 제 2 질화막(140)을 이온주입 마스크로 하여 메모리 셀 영역(B)의 실리콘기판(100) 내에 BN 이온(160)을 주입하고, 추가적인 열공정을 진행함으로써 BN 옥시데이션 하여 BN 구조(165)를 형성한다.
이때, 상기 제 2 질화막(140)은 BN 이온(160) 주입 후, BN 구조(165)를 형성하기 위해 추가적인 열공정 시, 고전압 트랜지스터 영역(A)의 실리콘기판(100) 내에 형성된 드리프트 영역(115)의 n형 불순물 이온(미도시함)이 확산되는 것을 방지하는 확산방지막의 역할을 하게 되어 하나의 칩에 고전압 트랜지스터(미도시함) 형성 시, BN 구조(165)를 같이 형성하여도 고전압 트랜지스터의 특성을 저하시키지 않는다.
도 2e에 도시된 바와 같이, 상기 제 2 질화막(미도시함)을 제거한 다음, 결과물 전체에 폴리실리콘층(170)을 형성한다. 이어, 상기 폴리실리콘층(170) 상에 제 3 포토레지스트(180)를 도포한 후, 노광 및 현상공정으로 상기 제 3 포토레지스트(180)를 패터닝하여 고전압 트랜지스터의 게이트 및 메모리 셀 영역의 도전층 패턴이 형성될 영역을 정의한다.
도 2f에 도시된 바와 같이, 상기 패터닝된 제 3 포토레지스트(미도시함)를 마스크로 이용하여 고전압 트랜지스터 영역(A)의 폴리실리콘층(170)과 게이트 산화막(130)을 선택적으로 제거하는 동시에 메모리 셀 영역(B)의 폴리실리콘층(170) 역시 선택적으로 제거하여 고전압 트랜지스터 영역에는 게이트 전극(200)을, 메모리 셀 영역(B)에는 도전층 패턴(201)을 형성한다.
그리고, 상기 제 3 포토레지스트(미도시함)를 제거하고, 상기 게이트전극(200) 및 도전층 패턴(201)을 포함한 실리콘기판(100)의 전면에 절연막(미도시함)을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(200) 및 도전층 패턴(201)의 양측면에 측벽 스페이서(190)를 형성한다. 이어, 상기 고전압 트랜지스터 영역(A)의 게이트 전극(200) 및 측벽 스페이서(190)를 마스크로 이용하여 소오스/드레인용 n형 불순물 이온을 주입하여 고전압 트랜지스터 영역(A)의 양측 실리콘기판(100) 표면 내에 소오스/드레인 불순물 확산영역(195)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체소자의 제조방법은 다음과 같은 효과가 있다.
BN 구조 옥시데이션을 위한 열 공정을 진행하기 전에 고전압 트랜지스터 영역에 하부 정션의 불순물이 확산되지 않도록 질화물을 이용한 확산방지막을 형성한 다음, 열 공정을 진행하여 메모리 셀 영역의 실리콘기판 내에 메모리소자의 BN 구조를 형성함으로써, 고전압 트랜지스터와 메모리 소자의 BN 구조를 하나의 칩에 형성할 수 있게 되어 반도체소자의 집적도를 향상시킬 수 있다.
또한, 상기 고전압 트랜지스터와 메모리 소자의 BN 구조를 동일한 기판 내에 형성함으로써, 기존의 각각의 소자가 기판에 분리되어 있을 경우 발생되던 노이즈 현상이 방지되어 반도체소자의 특성을 향상시킬 수 있다.

Claims (3)

  1. 필드산화막에 의해 고전압 트랜지스터 영역과 메모리 셀 영역이 정의된 반도체기판의 고전압 트랜지스터 영역 내에 드리프트영역을 형성하는 단계;
    상기 반도체기판 상에 고전압 트랜지스터 영역을 노출하는 제1 질화막을 형성하는 단계;
    상기 고전압 트랜지스터 영역의 반도체기판 상에 고전압 게이트산화막을 형성하는 단계;
    상기 제1 질화막을 제거한 후 결과물 상에 BN 구조가 형성될 영역을 노출하는 제2 질화막을 형성하는 단계;
    상기 제2 질화막을 이온주입 마스크로 하여 상기 메모리 셀 영역의 반도체기판 내에 BN 이온을 주입하는 단계;
    상기 BN 이온이 주입된 반도체기판에 열처리 공정을 진행하여 BN 구조를 형성하는 단계;
    상기 제2 질화막을 제거하는 단계;
    상기 고전압 트랜지스터 영역의 상기 고전압 게이트 산화막 상부에 게이트전극을, 상기 메모리 셀 영역에 도전층 패턴을 각각 형성하는 단계; 및
    상기 게이트전극을 이온주입 마스크로 상기 고전압 트랜지스터 영역의 반도체기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 제2 질화막은 1000 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1항에 있어서, 상기 고전압 게이트산화막은 400 ~ 600Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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