KR101110178B1 - 고전압 트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 고전압 소자의 높은 내압을 유지하도록 하면서 높은 항복 전압 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조 방법에 관한 것이다.
본 발명에 따른 고전압 트랜지스터의 제조 방법은 반도체 기판에 활성 영역과 소자 분리 영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 기판의 활성 영역 위에 복수의 게이트를 형성하는 단계와, 상기 게이트 측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 기판에 상기 드리프트 영역의 일부분을 드러내는 콘택홀을 가지는 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 마스크로 콘택홀을 통해 드러난 드리프트 영역에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 콘택홀을 도전물로 매립하여 플러그를 형성하는 단계를 포함한다.
고전압 트랜지스터, 드리프트 영역, 소오스/드레인 영역, 디자인 룰

Description

고전압 트랜지스터의 제조방법{Method for manufacturing the high voltage transistor}
도 1은 종래 기술에 따른 고전압 트랜지스터의 구조를 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 반도체 기판 110 : 소자 분리막
120 : 드리프트 영역 130 : 게이트
140 : 소오스/드레인 영역 150 : 층간 절연막
160 : 콘택 165 : 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 높은 내압을 유지하면서 항복 전압을 높이는데 적절한 고전압 트랜지스터의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 게이트와, 게이트의 하부에 형성되어 있는 채널(Channel) 및 채널의 양측에 형성되어 있는 소오스/드레인(Source/Drain) 영역을 포함하고, 소자 구동 시, 상기 소오스/드레인 영역에 걸리는 전계를 분산시키기 위한 드리프트 영역(Drift Region)을 가진다.
이때, 상기 드리프트 영역은 소자 구동 시, 상기 소오스/드레인 영역에 걸리는 전계를 분산시키기 위해 드리프트 영역의 경계선이 인접하는 소오스/드레인 영역의 경계선과 소정 거리를 유지하면서, 소오스/드레인 영역을 둘러싸고 있다. 이에 따라, 소자 구동 시, 소오스/드레인 영역에 걸리는 전계(Electric Field)를 드리프트 영역으로 분산시켜 전계 집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시킨다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 고전압 트랜지스터를 상세하게 설명하도록 한다.
도 1은 종래 기술에 따른 고전압 트랜지스터의 구조를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 종래 기술에 따른 고전압 트랜지스터는 소자 분리막(110)에 의해 활성 영역과 소자 분리 영역으로 구분된 반도체 기판(100) 위에 게이트 산화막(133)과 게이트 전극(136)이 순차 적층되어 이루어진 게이트(130)와, 상기 게이트(130)의 측벽에 형성되어 있는 게이트 스페이서(139) 및 상기 게이트(130)의 양측 하부의 기판(100) 내에 형성되어 있는 정션인 소오스/드레인(140)을 포함하고, 상기 소오스/드레인 영역을 둘러싸고 있는 드리프트 영역(120)을 더 포함하여 이루어진다.
한편, 일반적으로 고전압 트랜지스터는 소자 구동 시, 소오스/드레인 영역에 걸리는 전계를 이를 둘러싼 드리프트 영역으로 분산시켜 전계 집중에 의한 접합 항복 전압을 증가시키는 바, 드리프트 영역의 경계선은 소오스/드레인 영역의 경계선과 소정 거리(B)를 유지하여야 한다.
그러나, 종래 기술에 따른 고전압 트랜지스터의 소오스/드레인 영역은 소자 분리막이 형성된 기판의 활성 영역 위에 게이트를 형성한 다음, 기판에 게이트를 마스크로 소오스/드레인 형성용 이온을 주입하여 게이트와 소자 분리막 사이에 큰 면적을 가지게 형성된다.
이에 따라, 상기 드리프트 영역이 인접하는 상기 소오스/드레인 영역의 경계선과 소정 거리(B)를 유지하면서 이를 둘러싸기 위해서는 소자 분리막 하부 및 게이트 하부로 확장되어 형성되는 바, 소자 분리막 및 게이트의 고유 특성을 유지하기 위해서는 소자 분리막 및 게이트의 크기가 커지는 문제가 있다. 특히 소자 분리막은 고유 특성을 유지하기 위해서 소자 분리막을 기준으로 서로 이웃하는 드리프트 영역의 경계선이 소정 거리(A)를 가지고 떨어져 있어야 되기 때문에 그 거리(A)를 확보하기 위해서는 소자 분리막의 크기가 커지게 된다.
이와 같이, 소자 분리막 및 게이트의 크기가 커지면 소자의 전체적인 디자인 룰이 증가하고, 그에 따라 칩 크기가 커져 생산 비용이 증가하는 문제가 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 소자의 디자인 룰의 증가 없이 단일 면적 내에서 드리프트 영역의 경계선과 인접하는 소오스/드레인 영역의 경계선 간의 거리를 확보하여 소자 구동 시, 소오스/드레인 영역에 걸리는 전계의 분산을 용이하도록 하는 고전압 트랜지스터의 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판에 활성 영역과 소자 분리 영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 기판의 활성 영역 위에 복수의 게이트를 형성하는 단계와, 상기 게이트 측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 기판에 상기 드리프트 영역의 일부분을 드러내는 콘택홀을 가지는 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 마스크로 콘택홀을 통해 드러난 드리프트 영역에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 콘택홀을 도전물로 매립하여 플러그를 형성하는 단계를 포함하는 고전압 트랜지스터 제조 방법을 마련한다.
여기서, 상기 게이트는 게이트 산화막 및 게이트 도전막을 순차 적층하여 형성하고, 상기 게이트 도전막은 폴리막 및 텅스텐 실리사이드막이 순차 적층되어 있 는 이중막으로 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 고전압 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 통상의 소자 분리 공정으로 반도체 기판(100)에 소자 분리막(110)을 형성하여 활성 영역과 소자 분리 영역으로 분리한 다음, 기판(100)의 활성 영역 위에 게이트(130)를 형성한다. 여기서, 상기 게이트(130)는 기판(100) 전면에 게이트 산화막(133) 및 게이트 도전막(136)을 순차 적층한 다음 선택적으로 사진 식각하여 형성한다. 이때, 상기 게이트 도전막(136)은 폴리막 및 텅스텐 실리사이드막이 순차 적층되어 있는 이중막으로 형성하는 것이 바람직하다.
그리고, 상기 게이트(130)의 측벽에 게이트 스페이서(139)를 형성한 다음, 기판(100)에 드리프트용 이온을 주입하여 소정의 깊이를 가지는 드리프트 영역(120)을 형성한다. 이때, 상기 드리프트 영역(120)은 소자 분리막(110)을 기준으로 이웃하는 활성 영역에 각각 위치하되, 소자 분리막(110)의 고유 특성인 절연 특성을 유지할 수 있도록 소자 분리막(110)을 기준으로 소자 분리막(110)과 인접하는 각각의 드리프트 영역(120)의 경계선은 소정 거리(A)만큼 떨어지게 형성한다.
이어, 도 2b에 도시한 바와 같이, 상기 드리프트 영역(120)이 형성된 기판(100) 위에 층간 절연막(150)을 형성한 다음, 그 위에 콘택홀 형성 영역을 정의하는 마스크(도시하지 않음)를 형성한다.
그 다음, 상기 마스크를 식각 마스크로 층간 절연막(150)을 식각하여 드리프트 영역(120)의 일부분을 드러내는 콘택홀(165)을 형성한다.
그리고, 도 2c에 도시한 바와 같이, 상기 콘택홀(165)을 가지는 층간 절연막(150)을 이온 주입 마스크로 이용하여 콘택홀(165)을 통해 드러난 소정의 드리프트 영역(120)에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역(140)을 형성한다. 이때, 상기 소오스/드레인 영역(140)은 콘택홀(165)을 통해 이온주입하여 형성하는 바, 그 너비 또한 콘택홀(165)의 너비만큼 작게 형성되어 면적의 증가 없이 드리프트 영역(120)의 경계선과 소정 거리(B)를 유지한다. 즉, 본 발명은 소오스/드레인 영역(140)을 콘택홀(165)을 형성한 다음, 이를 통해 이온 주입하여 형성하는 바, 소오스/드레인 영역(140)과 콘택홀(165)의 정확하게 정렬시키고, 소오스/드레인 영역(140)의 너비 또한 작게 형성한다.
이어, 도 2d에 도시한 바와 같이, 상기 소오스/드레인 영역(140)이 형성된 기판(100)의 콘택홀(165)을 도전물로 매립하여 소오스/드레인 영역(140)과 상부 도전층(도시하지 않음)을 연결하는 콘택(160)을 형성한다.
앞서 설명한 바와 같이, 본 발명은 상기 소오스/드레인 영역을 콘택홀을 통해 이온주입하여 형성하는 바, 소오스/드레인 영역의 너비를 작게 형성할 수 있어, 소자의 디자인 룰 증가 없이, 즉, 면적을 증가시키지 않고도 동일한 면적 내에서, 소오스/드레인 영역을 둘러싸고 있는 드리프트 영역과 경계선 간의 소정 거리를 확보 할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 콘택홀을 이용하여 소오스/드레인 영역을 형성함으로써, 콘택홀과 소오스/드레인 영역을 정확하게 정렬시킬 수 있고, 콘택홀의 너비만큼 작은 너비로 소오스/드레인 영역을 형성하여 소자의 전체적인 디자인 룰의 증가 없이 고전압 소자의 높은 내압을 유지하면서 높은 항복 전압 및 집적도를 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판에 활성 영역과 소자 분리 영역을 정의하는 소자 분리막을 형성하는 단계와,
    상기 기판의 활성 영역 위에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 상에 폴리막과 텅스텐 실리사이드막이 순차 적층된 이중막으로 형성된 게이트 도전막이 상기 게이트 산화막 위에 순차 적층된 구조로 이루어진 게이트를 형성하는 단계와,
    상기 게이트 측벽에 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서를 마스크로 기판에 드리프트용 이온을 주입하여 드리프트 영역을 형성하는 단계와,
    상기 드리프트 영역이 형성된 기판에 상기 드리프트 영역의 일부분을 드러내는 콘택홀을 가지는 층간 절연막을 형성하는 단계와,
    상기 층간 절연막을 마스크로 콘택홀을 통해 드러난 드리프트 영역에 소오스/드레인용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와,
    상기 콘택홀을 도전물로 매립하여 플러그를 형성하는 단계를 포함하며,
    인접하는 상기 드리프트 영역의 경계는 상기 소자 분리막을 기준으로 일정 거리 이격되도록 형성하는 고전압 트랜지스터 제조 방법.
  2. 삭제
  3. 삭제
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