KR20010061532A - 게이트와 드레인의 연결을 위한 실리사이드층을 구비하는반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (5)
- 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자에 있어서,실리콘 기판;상기 실리콘 기판과 게이트 산화막을 사이에 두고 형성되며 실리콘으로 이루어지는 게이트;상기 게이트 양단의 상기 실리콘 기판 내에 형성된 소오스 및 드레인;그 중심부가 상기 게이트 측벽과 접하며 상기 게이트와 상기 드레인을 연결하는 제1 실리사이드층; 및상기 게이트, 상기 소오스 및 상기 드레인 표면에 각각 형성된 제2 실리사이드층을 포함하는 반도체 소자.
- 게이트와 드레인을 연결하는 콘택을 구비하는 반도체 소자 제조 방법에 있어서,게이트 산화막이 형성된 실리콘 기판 상에 실리콘으로 이루어지는 게이트를 형성하는 제1 단계;상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 1차 이온주입 공정을 실시하는 제3 단계;상기 게이트와 드레인을 연결하는 제1 금속막 패턴을 형성하는 제4 단계;상기 게이트 측벽 상에 절연막 스페이서를 형성하는 제5 단계;상기 게이트 양단의 상기 실리콘 기판 내에 소오스 및 드레인을 형성하기 위한 2차 이온주입 공정을 실시하는 제6 단계;상기 제6 단계가 완료된 전체 구조 상에 제2 금속막을 형성하는 제7 단계;열처리 공정을 실시하여 상기 제1 금속막 패턴을 제1 실리사이드층으로 변화시키면서 상기 게이트, 상기 소오스 및 상기 드레인 표면에 제2 실리사이드층를 형성하는 제8 단계;상기 제2 실리사이드층으로 변하지 않고 잔류하는 상기 제2 금속막을 제거하는 제9 단계를 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 제9 단계 후,상기 제9 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제10 단계;상기 층간절연막을 선택적으로 식각하여 게이트와 드레인을 노출시키는 콘택홀을 형성하는 제11 단계; 및상기 콘택홀 내에 전도막을 매립하는 제12 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 2 항 또는 제 3 항에 있어서,상기 제1 금속막 및 상기 제2 금속막을 각각 Ti막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 제8 단계는,730 ℃ 내지 750 ℃ 온도에서 1차 급속열처리하는 단계; 및870 ℃ 내지 900 ℃ 온도에서 2차 급속열처리하는 단계를 포함하는 반도체 소자 제조 방법.
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