JP3736827B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係るもので、詳しくは高集積化されたDRAM、あるいはDRAMとロジックが併合された組み込み型DRAMにおいて選択的にシリサイド膜を形成するときの工程単純化を図り得る半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進むに従いコンタクトのサイズが小さくなり、従って半導体素子のコンタクト抵抗が大きくなる問題が発生した。これを防止するためサリサイド(salicide ：self-aligned silicide) 工程が開発され、0.35μm 級のロジック素子においては既に適用されている。しかし、サリサイド工程の以後に熱工程が必須なCOB(capacitor on bit line) 構造のDRAMでは、メモリセル領域で極く小さいジャンクションリークが要求されるため、このジャンクションリークの面から相対的に脆弱なサリサイド工程がまだ適用されていない。
【０００３】
サリサイドの形成のとき一般に用いられてきた低抵抗金属の代表的な例としてはW-ポリサイドが上げられるが、セルゲートの線幅が0.2 μm 以下に狭くなるギガ−ビット級のDRAMあるいは、高密度ゲートロジックが組み込まれたDRAMにおいてはゲート抵抗の問題のためW-ポリサイド膜の適用に限界があって、現在としては選択的なシリサイド膜の形成を必要とする場合主にTiSi或いはCoSiなどの低抵抗金属の使用が一般化されつつある。
【０００４】
このようなサリサイド工程を採用して半導体素子を製造するに際して、半導体素子の全領域に亙ってシリサイド膜を形成する場合は別に問題はないが、選択的にシリサイド膜を形成する必要がある場合はシリサイドブロッキング膜(silicide blocking layer：以下、SBL という) を特定部位のみに残すように光食刻工程が要求されるため、工程が複雑で難しいという問題が発生している。
【０００５】
これは、ゲート段差のある状態でシリサイド膜形成部をオープンさせるべきであるので、SBL 食刻のときに高精度な水準の光食刻工程が要求されるだけでなく、食刻工程の実施のときにミスアラインを勘案してシリサイド膜が形成される部分とSBL の両側に余裕を確保しなければならないという難しさに起因して発生するものであって、現在これを改善するための研究が活発に実施されている。
【０００６】
図７乃至図１３は従来の半導体素子の選択的シリサイド膜の形成方法を示す工程断面図である。これを参照して従来の製造方法を説明する。製造方法は７段階に区分して説明する。ここでは一例としてDRAMとロジックが併合された半導体素子の製造において、DRAMセル形成部のソース・ドレイン用拡散領域（特に、ストレージノード形成部）におけるシリサイド膜の形成は避けながら、ロジック形成部のゲート電極、ソース・ドレイン用拡散領域及びDRAMセル形成部のゲート電極にはシリサイド膜を形成する場合について説明する。前記図中Ａで表示された部分は半導体素子のDRAMセル形成部を示し、Ｂで表示された部分は半導体素子のロジック形成部を示す。
【０００７】
第１段階として、図７に示すように、ゲート絶縁膜（図示せず）とフィールド酸化膜12が形成された半導体基板（シリコン基板）10上にポリシリコン材質のゲート電極14を形成し、該ゲート電極14をマスクとして基板10内に低濃度の不純物をイオン注入してLDD(lightly doped drain)（図示せず）を形成する。次いで、前記ゲート電極14の両側壁に窒化膜或いは酸化膜材質のスペーサ16を形成し、このスペーサ１６とゲート電極１４をマスクとして基板１０内に高濃度の不純物をイオン注入することにより、ゲート電極１４両側の基板１０内部にソース・ドレイン用拡散領域（図示せず）を形成する。
【０００８】
第２段階として、図８に示すように、それら結果物の全面に酸化膜材質の絶縁膜18を形成する。
【０００９】
第３段階として、図９に示すように、前記絶縁膜18上に非反射コーティング膜（anti-reflective layer：以下、ARL という）20を形成する。ここで、このように絶縁膜18上にARL20 を形成した理由は、もしARL20 がないと、後続の光食刻工程でU.V 光が前記絶縁膜18の表面で乱反射する現象が発生して、目的の絶縁膜の微細パターン（SBL ）を形成することが困難になるためである。
【００１０】
第４段階として、図１０に示すように、ARL20 上に感光膜22を形成し、光食刻工程によりシリサイド膜形成部（例えばDRAMセル形成部Ａのゲート電極14上面部と、ロジック形成部Ｂのゲート電極14及びソース・ドレイン用拡散領域上面部）のARL20 表面が露出するように感光膜２２の所定部分を食刻する。
【００１１】
第５段階として、図１１に示すように、食刻処理された前記感光膜22をマスクとしてARL20 と絶縁膜18を順次食刻して、ARL パターン20ａ下に前記絶縁膜１８パターンからなるSBL18aを形成する。その結果、DRAMセル形成部Ａのゲート電極14表面と、ロジック形成部Ｂのゲート電極14表面及び拡散領域表面が露出される。
【００１２】
第６段階として、図１２に示すように、HF系列のエッチング液を用いた湿式洗浄工程によりARL パターン20a を除去する。ここで、このようにシリサイド形成の前にARL パターン20a を除去する理由は、前記ARL が残された状態でシリサイド膜形成工程を実施すると、後続熱処理過程においてARL とその上に形成された高融点金属間の接触不良によりこれらが剥がれる現象が発生するためである。
【００１３】
第７段階として、図１３に示すように、ゲート電極14、スペーサ16及びSBL18aを含めた基板10上の全面にCo、Ti、Ni材質の高融点金属を形成し熱処理を施す。これにより、SBL18aが除去された領域ではシリコンと高融点金属が反応して低抵抗金属のシリサイド膜24が形成される。一方、SBL18aが残された領域及び側壁スペーサ16が形成された領域ではシリコンと高融点金属が反応できなくて高融点金属が未反応金属で残る。次いで、未反応高融点金属を除去して、全工程を終了する。
【００１４】
【発明が解決しようとする課題】
しかるに、上記のようにして半導体素子の選択的シリサイド膜形成工程を実施した場合は、次のような問題点が発生する。
（１）SBL18aを特定部位のみに残すための食刻工程を実施するとき、ARL 蒸着工程と光食刻工程が要求されるため、工程複雑化と費用上昇を招く問題が発生する。
（２）ロジック形成部Ｂのようにシリサイド膜が全面に形成される領域では問題が発生しないが、DRAMセル形成部Ａのようにゲート電極14の表面のみに選択的にシリサイド膜が形成される領域ではミスアラインによりゲート電極14上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域に局部的にシリサイド膜が形成される問題が発生する。このような現象はDRAMセルの高集積化により微細パターンのサイズがより小さくなると一層甚だしくなるため、これに対する改善策が至急に要求されている。
（３）ARL パターン20a を除去するときに食刻選択比の不良のためSBL18aの一部が同時に食刻される現象が発生し、その程度が甚だしい場合はSBL18aが本来の機能を行うことができなくて、シリサイド膜の形成を必要としない領域でもシリサイド膜が形成される不良が発生する。
【００１５】
本発明の目的は、工程単純化と費用の削減を図ることができ、しかも正確に選択的にシリサイド膜を形成することができる半導体素子の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の半導体素子の製造方法は、半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、前記ゲート電極の両側壁にスペーサを形成する工程と、前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、前記ゲート電極とスペーサを含めた前記基板全面に絶縁膜を形成する工程と、前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記シリサイド膜が形成されることを特徴とする。
【００１７】
本発明の第２の半導体素子の製造方法は、半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、前記ゲート電極の両側壁にスペーサを形成する工程と、前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、前記ゲート電極とスペーサを含めた前記基板全面にエッチストッパを形成する工程と、前記エッチストッパ上に絶縁膜を形成する工程と、前記ゲート電極上の前記エッチストッパが露出されるまで前記絶縁膜を食刻してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、前記絶縁膜が残存しない部分の前記エッチストッパを全面食刻してDRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面を露出させる工程と、DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記エッチストッパが食刻され、前記シリサイド膜が形成されることを特徴とする。
【００１８】
上記のように工程を実施すると、SBL として用いられる絶縁膜食刻のときにARL 蒸着工程と光食刻工程を必要としないため、工程単純化および費用の削減を図り得る。また、自己整合されたシリサイド膜の形成のときにミスアラインにより惹起される工程不良（例えばDRAMセル形成部のゲート電極上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域上に局部的にシリサイド膜が形成されるなどの不良）とARL 除去のときに惹起される工程不良（SBL の一部がARL 除去のときに同時に食刻される不良）を除去することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
本発明はSBL として用いられる絶縁膜を特定部分（例えば、DRAMセル形成部のゲート電極間のソース・ドレイン用拡散領域上）のみに残すときにARL 蒸着工程と光食刻工程を使用しなくても、シリサイド膜を自己整合的に所望の部位のみに正確に選択的に形成することが可能となって、DRAMセルリフレッシュ特性を悪化させずに工程単純化と費用削減効果を同時に得られる。
【００２０】
図１乃至図６は本発明による半導体素子の製造方法の実施の形態を示す工程断面図である。この図を参照して製造方法を６段階に区分して説明する。ここでは一例として、DRAMとロジックが併合された半導体素子の製造においてDRAMセル形成部のソース・ドレイン用拡散領域（特にストレージノード形成部）でのシリサイド膜形成は避けながら、ロジック形成部のゲート電極、ソース・ドレイン用拡散領域及びDRAMセル形成部のゲート電極にはシリサイド膜を形成する場合について説明する。前記図中Ａで表示された部分は半導体素子のDRAMセル形成部を示し、Ｂで表示された部分は半導体素子のロジック形成部を示す。
【００２１】
第１段階として、図１に示すように、トレンチ技術を適用して半導体基板（例えばシリコン基板）100 内の所定部分に浅い埋め込み絶縁領域 102を形成し、該埋め込み絶縁領域102 を含めた基板100 の全面に酸化工程により30〜200 Å厚さのゲート絶縁膜（図示せず）を形成した後、その上にポリシリコン材質のゲート電極104 を形成する。このとき、素子分離領域として用いられる埋め込み絶縁領域102 は図７に示したフィールド酸化膜１２に代替できる。次いで、ゲート電極104 をマスクとして基板100 内に低濃度の不純物をイオン注入してLDD （図示せず）を形成する。その後、ゲート電極104 を含めた基板100 上の全面に酸化膜或いは窒化膜材質の絶縁膜を形成した後、これをエッチバックしてゲート電極104 の両側壁に絶縁膜材質のスペーサ106 を形成する。その後、ゲート電極104 とスペーサ106 をマスクとして基板100 内に高濃度の不純物をイオン注入してゲート電極104 両側の基板100 内部にソース・ドレイン用拡散領域（図示せず）を形成する。
【００２２】
第２段階として、図２に示すように、ゲート電極104 とスペーサ106 を含めた基板100 の全面に窒化膜或いはアンドープポリシリコン材質のエッチストッパ108 を20〜200 Åの厚さに形成する。
【００２３】
第３段階として、図３に示すように、DRAMセル形成部Ａのゲート電極１０４間が完全に充填されるようにエッチストッパ108 上の全面に絶縁膜１１０を形成する。この絶縁膜１１０は、USG(undoped silicate glass) 或いはCVD 酸化膜材質の単層構造又はこれらが組み合わされた積層膜構造からなる。なお、図示していないが、絶縁膜110 の形成前に保護膜としてLP CVD 酸化膜を形成し、その後に前記絶縁膜110 を形成することもできる。
【００２４】
第４段階として、図４に示すように、HF系列のエッチング液を用いて、ゲート電極104 上のエッチストッパ108 表面が露出されるまで前記絶縁膜110 を湿式食刻する。その結果、DRAMセル形成部Ａのゲート電極104 間のソース・ドレイン拡散領域表面のみに自己整合的にSBL として用いられる数百Å以上の絶縁膜110 が残存する。このとき、絶縁膜110 の食刻工程は、最初に乾式食刻工程により絶縁膜110 を全面エッチバックした後、湿式食刻工程を施すようにすることもできる。
【００２５】
ここで、このようにDRAMセル形成部Ａのみに選択的に絶縁膜110 が残る理由は、ロジック形成部Ｂのソース・ドレイン用拡散領域の幅がDRAMセル形成部Ａのソースドレイン用拡散領域の幅よりも一層広いため、食刻工程の進行時に、この部分の絶縁膜110 は全て除去されるが、DRAMセル形成部Ａの絶縁膜110 は全てが除去されずにその一部が残存する現象が発生するためである。
【００２６】
第５段階として、図５に示すように、絶縁膜110 が残された部分以外のエッチストッパ108 を食刻して、シリサイド膜形成部（例えば、DRAMセル形成部Ａのゲート電極１０４表面及びロジック形成部Ｂのゲート電極１０４表面とソース・ドレイン用拡散領域表面）を露出させる。このとき、エッチストッパ108 は全面乾式食刻工程あるいは光食刻工程により食刻されるが、後者の方法を用いて食刻工程を実施する場合は、まず残存絶縁膜110 上のみに選択的に感光膜を形成した後、これをマスクとしてエッチストッパ１０８を食刻し感光膜を除去する方法により工程が実施される。この後者の方法を適用した場合は、エッチストッパ１０８を食刻するためにレチクルを用いた光食刻工程が必要とされて、前者の方法（乾式食刻）と比較したとき工程単純化の面でその効果が多少落ちるが、この場合は多少ラフな作業でも問題はなくて、ミスアラインの問題を考慮する必要がなく、高精度の水準の光食刻工程が要求されないから、既存の場合と比べて工程の実施が容易であるという特長を有する。
【００２７】
第６段階として、図６に示すように、ゲート電極104 、スペーサ１０６、及びSBL として用いられる残存絶縁膜110 を含めた基板100 上の全面にCo、Ti、Ni材質の高融点金属を形成し、熱処理を施す。これにより絶縁膜110 が除去された領域ではシリコンと高融点金属が反応して低抵抗金属のシリサイド膜112 が形成される。一方、絶縁膜110 が残された領域及びスペーサ106 が形成された領域ではシリコンと高融点金属が反応できなくて高融点金属が未反応金属のまま残る。次いで、未反応高融点金属を硫酸を用いて除去して、全工程を終了する。
【００２８】
以上のような方法によれば、SBL として用いられる絶縁膜110 を食刻するときにARL 蒸着工程及び光食刻工程を必要としないので、選択的シリサイド膜形成工程の単純化を図ることができるとともに、マスクの数を１枚減らして費用を削減することもできる。さらに、シリサイド膜を正確に選択的に形成できる。
【００２９】
なお、以上の方法において、ロジック形成部Ｂのソース・ドレイン用拡散領域にシリサイド膜が形成されることを防ぐ場合は、第５段階でエッチストッパ１０８を食刻する前に光食刻工程を用いてこの部分のエッチストッパ１０８が感光膜により保護されるようにして、ロジック形成部Ｂのソース・ドレイン用拡散領域表面にエッチストッパ１０８を残すようにすればよい。
【００３０】
また、DRAMセル形成部Ａでビットラインコンタクトが形成される部分のソース・ドレイン用拡散領域表面にもシリサイド膜１１２を形成する場合は、第１段階でゲート電極104 を形成するときにビットラインコンタクトが形成される部分の拡散領域がストレージノードが形成される部分の拡散領域よりも一層幅広く形成されるようにポリシリコンの食刻工程を実施して、以後絶縁膜110 の食刻時に、ビットラインコンタクト用の拡散領域上から絶縁膜110 が除去されるようにすればよい。
【００３１】
また、以上の説明では、理解を容易にするため周辺回路部及び入出力端におけるシリサイド膜形成に関する具体的な言及はしていないが、この部分の選択的シリサイド膜形成時にも前記工程は同様に適用できる。
【００３２】
一方、本発明の一変形例としてエッチストッパ108 の蒸着工程は省略することができる。したがって、その場合は、ゲート電極104 とスペーサ106 を含めた基板100 上の全面に直接絶縁膜110 を形成した後、これを蒸着厚さ以上に湿式食刻（又は乾式食刻後湿式食刻）してＤＲＭセル形成部Ａのゲート電極104 間のソース・ドレイン用拡散領域表面のみに自己整合的に絶縁膜110 を残存させる方法により工程を進める。このような方法によれば、エッチストッパの蒸着工程とエッチストッパを除去するための別途の食刻工程が不要となり、工程がより簡素化される効果が得られる。
【００３３】
以上、実施の形態を通して本発明を具体的に説明したが、本発明はこれに限定されるものでなく本発明の技術的思想内で当分野の通常の知識によりその変形及び改良が可能であることは勿論である。
【００３４】
【発明の効果】
以上説明したように本発明によれば、
（１）ARL 蒸着工程及び光食刻工程を必要とせずにSBL として用いられる絶縁膜の選択的食刻処理が可能となって、工程の単純化と費用の削減を図ることができる
（２）ミスアラインにより惹起された工程不良（ゲート電極上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域上に局部的にシリサイド膜が形成されるなどの不良）とARL 除去のときに惹起される工程不良(SBLに用いられる絶縁膜の食刻）を同時に除去して、シリサイド膜を選択的に正確に形成でき、高信頼性の半導体素子を実現できる
という効果がある。
【図面の簡単な説明】
【図１】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図２】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図３】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図４】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図５】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図６】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図７】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図８】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図９】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１０】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１１】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１２】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１３】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【符号の説明】
100 半導体基板
104 ゲート電極
106 スペーサ
108 エッチストッパ
110 絶縁膜
112 シリサイド膜
【発明の属する技術分野】
本発明は半導体素子の製造方法に係るもので、詳しくは高集積化されたDRAM、あるいはDRAMとロジックが併合された組み込み型DRAMにおいて選択的にシリサイド膜を形成するときの工程単純化を図り得る半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が進むに従いコンタクトのサイズが小さくなり、従って半導体素子のコンタクト抵抗が大きくなる問題が発生した。これを防止するためサリサイド(salicide ：self-aligned silicide) 工程が開発され、0.35μm 級のロジック素子においては既に適用されている。しかし、サリサイド工程の以後に熱工程が必須なCOB(capacitor on bit line) 構造のDRAMでは、メモリセル領域で極く小さいジャンクションリークが要求されるため、このジャンクションリークの面から相対的に脆弱なサリサイド工程がまだ適用されていない。
【０００３】
サリサイドの形成のとき一般に用いられてきた低抵抗金属の代表的な例としてはW-ポリサイドが上げられるが、セルゲートの線幅が0.2 μm 以下に狭くなるギガ−ビット級のDRAMあるいは、高密度ゲートロジックが組み込まれたDRAMにおいてはゲート抵抗の問題のためW-ポリサイド膜の適用に限界があって、現在としては選択的なシリサイド膜の形成を必要とする場合主にTiSi或いはCoSiなどの低抵抗金属の使用が一般化されつつある。
【０００４】
このようなサリサイド工程を採用して半導体素子を製造するに際して、半導体素子の全領域に亙ってシリサイド膜を形成する場合は別に問題はないが、選択的にシリサイド膜を形成する必要がある場合はシリサイドブロッキング膜(silicide blocking layer：以下、SBL という) を特定部位のみに残すように光食刻工程が要求されるため、工程が複雑で難しいという問題が発生している。
【０００５】
これは、ゲート段差のある状態でシリサイド膜形成部をオープンさせるべきであるので、SBL 食刻のときに高精度な水準の光食刻工程が要求されるだけでなく、食刻工程の実施のときにミスアラインを勘案してシリサイド膜が形成される部分とSBL の両側に余裕を確保しなければならないという難しさに起因して発生するものであって、現在これを改善するための研究が活発に実施されている。
【０００６】
図７乃至図１３は従来の半導体素子の選択的シリサイド膜の形成方法を示す工程断面図である。これを参照して従来の製造方法を説明する。製造方法は７段階に区分して説明する。ここでは一例としてDRAMとロジックが併合された半導体素子の製造において、DRAMセル形成部のソース・ドレイン用拡散領域（特に、ストレージノード形成部）におけるシリサイド膜の形成は避けながら、ロジック形成部のゲート電極、ソース・ドレイン用拡散領域及びDRAMセル形成部のゲート電極にはシリサイド膜を形成する場合について説明する。前記図中Ａで表示された部分は半導体素子のDRAMセル形成部を示し、Ｂで表示された部分は半導体素子のロジック形成部を示す。
【０００７】
第１段階として、図７に示すように、ゲート絶縁膜（図示せず）とフィールド酸化膜12が形成された半導体基板（シリコン基板）10上にポリシリコン材質のゲート電極14を形成し、該ゲート電極14をマスクとして基板10内に低濃度の不純物をイオン注入してLDD(lightly doped drain)（図示せず）を形成する。次いで、前記ゲート電極14の両側壁に窒化膜或いは酸化膜材質のスペーサ16を形成し、このスペーサ１６とゲート電極１４をマスクとして基板１０内に高濃度の不純物をイオン注入することにより、ゲート電極１４両側の基板１０内部にソース・ドレイン用拡散領域（図示せず）を形成する。
【０００８】
第２段階として、図８に示すように、それら結果物の全面に酸化膜材質の絶縁膜18を形成する。
【０００９】
第３段階として、図９に示すように、前記絶縁膜18上に非反射コーティング膜（anti-reflective layer：以下、ARL という）20を形成する。ここで、このように絶縁膜18上にARL20 を形成した理由は、もしARL20 がないと、後続の光食刻工程でU.V 光が前記絶縁膜18の表面で乱反射する現象が発生して、目的の絶縁膜の微細パターン（SBL ）を形成することが困難になるためである。
【００１０】
第４段階として、図１０に示すように、ARL20 上に感光膜22を形成し、光食刻工程によりシリサイド膜形成部（例えばDRAMセル形成部Ａのゲート電極14上面部と、ロジック形成部Ｂのゲート電極14及びソース・ドレイン用拡散領域上面部）のARL20 表面が露出するように感光膜２２の所定部分を食刻する。
【００１１】
第５段階として、図１１に示すように、食刻処理された前記感光膜22をマスクとしてARL20 と絶縁膜18を順次食刻して、ARL パターン20ａ下に前記絶縁膜１８パターンからなるSBL18aを形成する。その結果、DRAMセル形成部Ａのゲート電極14表面と、ロジック形成部Ｂのゲート電極14表面及び拡散領域表面が露出される。
【００１２】
第６段階として、図１２に示すように、HF系列のエッチング液を用いた湿式洗浄工程によりARL パターン20a を除去する。ここで、このようにシリサイド形成の前にARL パターン20a を除去する理由は、前記ARL が残された状態でシリサイド膜形成工程を実施すると、後続熱処理過程においてARL とその上に形成された高融点金属間の接触不良によりこれらが剥がれる現象が発生するためである。
【００１３】
第７段階として、図１３に示すように、ゲート電極14、スペーサ16及びSBL18aを含めた基板10上の全面にCo、Ti、Ni材質の高融点金属を形成し熱処理を施す。これにより、SBL18aが除去された領域ではシリコンと高融点金属が反応して低抵抗金属のシリサイド膜24が形成される。一方、SBL18aが残された領域及び側壁スペーサ16が形成された領域ではシリコンと高融点金属が反応できなくて高融点金属が未反応金属で残る。次いで、未反応高融点金属を除去して、全工程を終了する。
【００１４】
【発明が解決しようとする課題】
しかるに、上記のようにして半導体素子の選択的シリサイド膜形成工程を実施した場合は、次のような問題点が発生する。
（１）SBL18aを特定部位のみに残すための食刻工程を実施するとき、ARL 蒸着工程と光食刻工程が要求されるため、工程複雑化と費用上昇を招く問題が発生する。
（２）ロジック形成部Ｂのようにシリサイド膜が全面に形成される領域では問題が発生しないが、DRAMセル形成部Ａのようにゲート電極14の表面のみに選択的にシリサイド膜が形成される領域ではミスアラインによりゲート電極14上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域に局部的にシリサイド膜が形成される問題が発生する。このような現象はDRAMセルの高集積化により微細パターンのサイズがより小さくなると一層甚だしくなるため、これに対する改善策が至急に要求されている。
（３）ARL パターン20a を除去するときに食刻選択比の不良のためSBL18aの一部が同時に食刻される現象が発生し、その程度が甚だしい場合はSBL18aが本来の機能を行うことができなくて、シリサイド膜の形成を必要としない領域でもシリサイド膜が形成される不良が発生する。
【００１５】
本発明の目的は、工程単純化と費用の削減を図ることができ、しかも正確に選択的にシリサイド膜を形成することができる半導体素子の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の半導体素子の製造方法は、半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、前記ゲート電極の両側壁にスペーサを形成する工程と、前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、前記ゲート電極とスペーサを含めた前記基板全面に絶縁膜を形成する工程と、前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記シリサイド膜が形成されることを特徴とする。
【００１７】
本発明の第２の半導体素子の製造方法は、半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、前記ゲート電極の両側壁にスペーサを形成する工程と、前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、前記ゲート電極とスペーサを含めた前記基板全面にエッチストッパを形成する工程と、前記エッチストッパ上に絶縁膜を形成する工程と、前記ゲート電極上の前記エッチストッパが露出されるまで前記絶縁膜を食刻してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、前記絶縁膜が残存しない部分の前記エッチストッパを全面食刻してDRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面を露出させる工程と、DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記エッチストッパが食刻され、前記シリサイド膜が形成されることを特徴とする。
【００１８】
上記のように工程を実施すると、SBL として用いられる絶縁膜食刻のときにARL 蒸着工程と光食刻工程を必要としないため、工程単純化および費用の削減を図り得る。また、自己整合されたシリサイド膜の形成のときにミスアラインにより惹起される工程不良（例えばDRAMセル形成部のゲート電極上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域上に局部的にシリサイド膜が形成されるなどの不良）とARL 除去のときに惹起される工程不良（SBL の一部がARL 除去のときに同時に食刻される不良）を除去することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
本発明はSBL として用いられる絶縁膜を特定部分（例えば、DRAMセル形成部のゲート電極間のソース・ドレイン用拡散領域上）のみに残すときにARL 蒸着工程と光食刻工程を使用しなくても、シリサイド膜を自己整合的に所望の部位のみに正確に選択的に形成することが可能となって、DRAMセルリフレッシュ特性を悪化させずに工程単純化と費用削減効果を同時に得られる。
【００２０】
図１乃至図６は本発明による半導体素子の製造方法の実施の形態を示す工程断面図である。この図を参照して製造方法を６段階に区分して説明する。ここでは一例として、DRAMとロジックが併合された半導体素子の製造においてDRAMセル形成部のソース・ドレイン用拡散領域（特にストレージノード形成部）でのシリサイド膜形成は避けながら、ロジック形成部のゲート電極、ソース・ドレイン用拡散領域及びDRAMセル形成部のゲート電極にはシリサイド膜を形成する場合について説明する。前記図中Ａで表示された部分は半導体素子のDRAMセル形成部を示し、Ｂで表示された部分は半導体素子のロジック形成部を示す。
【００２１】
第１段階として、図１に示すように、トレンチ技術を適用して半導体基板（例えばシリコン基板）100 内の所定部分に浅い埋め込み絶縁領域 102を形成し、該埋め込み絶縁領域102 を含めた基板100 の全面に酸化工程により30〜200 Å厚さのゲート絶縁膜（図示せず）を形成した後、その上にポリシリコン材質のゲート電極104 を形成する。このとき、素子分離領域として用いられる埋め込み絶縁領域102 は図７に示したフィールド酸化膜１２に代替できる。次いで、ゲート電極104 をマスクとして基板100 内に低濃度の不純物をイオン注入してLDD （図示せず）を形成する。その後、ゲート電極104 を含めた基板100 上の全面に酸化膜或いは窒化膜材質の絶縁膜を形成した後、これをエッチバックしてゲート電極104 の両側壁に絶縁膜材質のスペーサ106 を形成する。その後、ゲート電極104 とスペーサ106 をマスクとして基板100 内に高濃度の不純物をイオン注入してゲート電極104 両側の基板100 内部にソース・ドレイン用拡散領域（図示せず）を形成する。
【００２２】
第２段階として、図２に示すように、ゲート電極104 とスペーサ106 を含めた基板100 の全面に窒化膜或いはアンドープポリシリコン材質のエッチストッパ108 を20〜200 Åの厚さに形成する。
【００２３】
第３段階として、図３に示すように、DRAMセル形成部Ａのゲート電極１０４間が完全に充填されるようにエッチストッパ108 上の全面に絶縁膜１１０を形成する。この絶縁膜１１０は、USG(undoped silicate glass) 或いはCVD 酸化膜材質の単層構造又はこれらが組み合わされた積層膜構造からなる。なお、図示していないが、絶縁膜110 の形成前に保護膜としてLP CVD 酸化膜を形成し、その後に前記絶縁膜110 を形成することもできる。
【００２４】
第４段階として、図４に示すように、HF系列のエッチング液を用いて、ゲート電極104 上のエッチストッパ108 表面が露出されるまで前記絶縁膜110 を湿式食刻する。その結果、DRAMセル形成部Ａのゲート電極104 間のソース・ドレイン拡散領域表面のみに自己整合的にSBL として用いられる数百Å以上の絶縁膜110 が残存する。このとき、絶縁膜110 の食刻工程は、最初に乾式食刻工程により絶縁膜110 を全面エッチバックした後、湿式食刻工程を施すようにすることもできる。
【００２５】
ここで、このようにDRAMセル形成部Ａのみに選択的に絶縁膜110 が残る理由は、ロジック形成部Ｂのソース・ドレイン用拡散領域の幅がDRAMセル形成部Ａのソースドレイン用拡散領域の幅よりも一層広いため、食刻工程の進行時に、この部分の絶縁膜110 は全て除去されるが、DRAMセル形成部Ａの絶縁膜110 は全てが除去されずにその一部が残存する現象が発生するためである。
【００２６】
第５段階として、図５に示すように、絶縁膜110 が残された部分以外のエッチストッパ108 を食刻して、シリサイド膜形成部（例えば、DRAMセル形成部Ａのゲート電極１０４表面及びロジック形成部Ｂのゲート電極１０４表面とソース・ドレイン用拡散領域表面）を露出させる。このとき、エッチストッパ108 は全面乾式食刻工程あるいは光食刻工程により食刻されるが、後者の方法を用いて食刻工程を実施する場合は、まず残存絶縁膜110 上のみに選択的に感光膜を形成した後、これをマスクとしてエッチストッパ１０８を食刻し感光膜を除去する方法により工程が実施される。この後者の方法を適用した場合は、エッチストッパ１０８を食刻するためにレチクルを用いた光食刻工程が必要とされて、前者の方法（乾式食刻）と比較したとき工程単純化の面でその効果が多少落ちるが、この場合は多少ラフな作業でも問題はなくて、ミスアラインの問題を考慮する必要がなく、高精度の水準の光食刻工程が要求されないから、既存の場合と比べて工程の実施が容易であるという特長を有する。
【００２７】
第６段階として、図６に示すように、ゲート電極104 、スペーサ１０６、及びSBL として用いられる残存絶縁膜110 を含めた基板100 上の全面にCo、Ti、Ni材質の高融点金属を形成し、熱処理を施す。これにより絶縁膜110 が除去された領域ではシリコンと高融点金属が反応して低抵抗金属のシリサイド膜112 が形成される。一方、絶縁膜110 が残された領域及びスペーサ106 が形成された領域ではシリコンと高融点金属が反応できなくて高融点金属が未反応金属のまま残る。次いで、未反応高融点金属を硫酸を用いて除去して、全工程を終了する。
【００２８】
以上のような方法によれば、SBL として用いられる絶縁膜110 を食刻するときにARL 蒸着工程及び光食刻工程を必要としないので、選択的シリサイド膜形成工程の単純化を図ることができるとともに、マスクの数を１枚減らして費用を削減することもできる。さらに、シリサイド膜を正確に選択的に形成できる。
【００２９】
なお、以上の方法において、ロジック形成部Ｂのソース・ドレイン用拡散領域にシリサイド膜が形成されることを防ぐ場合は、第５段階でエッチストッパ１０８を食刻する前に光食刻工程を用いてこの部分のエッチストッパ１０８が感光膜により保護されるようにして、ロジック形成部Ｂのソース・ドレイン用拡散領域表面にエッチストッパ１０８を残すようにすればよい。
【００３０】
また、DRAMセル形成部Ａでビットラインコンタクトが形成される部分のソース・ドレイン用拡散領域表面にもシリサイド膜１１２を形成する場合は、第１段階でゲート電極104 を形成するときにビットラインコンタクトが形成される部分の拡散領域がストレージノードが形成される部分の拡散領域よりも一層幅広く形成されるようにポリシリコンの食刻工程を実施して、以後絶縁膜110 の食刻時に、ビットラインコンタクト用の拡散領域上から絶縁膜110 が除去されるようにすればよい。
【００３１】
また、以上の説明では、理解を容易にするため周辺回路部及び入出力端におけるシリサイド膜形成に関する具体的な言及はしていないが、この部分の選択的シリサイド膜形成時にも前記工程は同様に適用できる。
【００３２】
一方、本発明の一変形例としてエッチストッパ108 の蒸着工程は省略することができる。したがって、その場合は、ゲート電極104 とスペーサ106 を含めた基板100 上の全面に直接絶縁膜110 を形成した後、これを蒸着厚さ以上に湿式食刻（又は乾式食刻後湿式食刻）してＤＲＭセル形成部Ａのゲート電極104 間のソース・ドレイン用拡散領域表面のみに自己整合的に絶縁膜110 を残存させる方法により工程を進める。このような方法によれば、エッチストッパの蒸着工程とエッチストッパを除去するための別途の食刻工程が不要となり、工程がより簡素化される効果が得られる。
【００３３】
以上、実施の形態を通して本発明を具体的に説明したが、本発明はこれに限定されるものでなく本発明の技術的思想内で当分野の通常の知識によりその変形及び改良が可能であることは勿論である。
【００３４】
【発明の効果】
以上説明したように本発明によれば、
（１）ARL 蒸着工程及び光食刻工程を必要とせずにSBL として用いられる絶縁膜の選択的食刻処理が可能となって、工程の単純化と費用の削減を図ることができる
（２）ミスアラインにより惹起された工程不良（ゲート電極上に局部的にシリサイド膜が形成されないとか、ソース・ドレイン用拡散領域上に局部的にシリサイド膜が形成されるなどの不良）とARL 除去のときに惹起される工程不良(SBLに用いられる絶縁膜の食刻）を同時に除去して、シリサイド膜を選択的に正確に形成でき、高信頼性の半導体素子を実現できる
という効果がある。
【図面の簡単な説明】
【図１】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図２】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図３】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図４】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図５】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図６】本発明の半導体素子の製造方法の実施の形態を示す工程断面図。
【図７】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図８】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図９】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１０】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１１】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１２】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【図１３】従来の半導体素子の選択的シリサイド膜形成方法を示す工程断面図。
【符号の説明】
100 半導体基板
104 ゲート電極
106 スペーサ
108 エッチストッパ
110 絶縁膜
112 シリサイド膜
Claims (20)
- 半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、
前記ゲート電極の両側壁にスペーサを形成する工程と、
前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、
前記ゲート電極とスペーサを含めた前記基板全面に絶縁膜を形成する工程と、
前記絶縁膜を蒸着厚さ以上に食刻処理してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、
DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、
DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記シリサイド膜が形成されることを特徴とする半導体素子の製造方法。 - 前記絶縁膜はUSG 或いはCVD 酸化膜材質の単層構造又はこれらが組み合わされた積層膜構造であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記絶縁膜は湿式食刻で食刻処理されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記絶縁膜は食刻処理として最初に乾式食刻が行われ、その後に湿式食刻が行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記湿式食刻はHF系列のエッチング液で施すことを特徴とする請求項３又は４に記載の半導体素子の製造方法。
- 前記シリサイド膜は、
前記ゲート電極、スペーサ及び残存絶縁膜を含めた前記基板の全面に高融点金属を形成しこれを熱処理する工程と、
未反応の前記高融点金属を除去する工程と
により形成されることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記高融点金属はCo、Ti、Niのうちいずれか１つであることを特徴とする請求項６に記載の半導体素子の製造方法。
- 未反応の前記高融点金属は硫酸で除去されることを特徴とする請求項６に記載の半導体素子の製造方法。
- 前記絶縁膜の形成前にLP CVD 酸化膜を形成する工程を更に有することを特徴とする請求項１に記載の半導体素子の製造方法。
- 半導体基板のDRAMセル形成部とそれ以外の所定の領域にゲート電極を形成し、特にDRAMセル形成部には複数のゲート電極を形成する工程と、
前記ゲート電極の両側壁にスペーサを形成する工程と、
前記ゲート電極両側の前記基板内部にソース・ドレイン用拡散領域を形成する工程と、
前記ゲート電極とスペーサを含めた前記基板全面にエッチストッパを形成する工程と、
前記エッチストッパ上に絶縁膜を形成する工程と、
前記ゲート電極上の前記エッチストッパが露出されるまで前記絶縁膜を食刻してDRAMセル形成部の前記ゲート電極間の前記拡散領域表面のみに自己整合的に前記絶縁膜を残存させる工程と、
前記絶縁膜が残存しない部分の前記エッチストッパを全面食刻してDRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面を露出させる工程と、
DRAMセル形成部の前記ゲート電極表面及びそれ以外の所定の領域の前記ゲート電極表面と前記拡散領域表面にそれぞれシリサイド膜を形成する工程とを具備し、
DRAMセル形成部でビットラインが接続される部分の前記拡散領域を、ストレージノードが接続される部分の前記拡散領域よりも一層幅広に形成されるように前記ゲート電極を形成することにより、ビットラインが接続される部分の前記拡散領域表面には前記絶縁膜が残存せず前記エッチストッパが食刻され、前記シリサイド膜が形成されることを特徴とする半導体素子の製造方法。 - 前記絶縁膜はUSG 或いはCVD 酸化膜材質の単層構造又はこれらが組み合わされた積層膜構造であることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記絶縁膜は湿式食刻で食刻処理されることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記絶縁膜は食刻処理として最初に乾式食刻が行われ、その後に湿式食刻が行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記湿式食刻はHF系列のエッチング液で施すことを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
- 前記エッチストッパは20〜200 Å厚さの窒化膜或いはアンドープポリシリコンで形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記エッチストッパは乾式食刻で食刻されることを特徴とする請求項１０に記載の半導体素子の製造方法。
- 前記エッチストッパを食刻する工程は、
光食刻工程により前記残存絶縁膜上のみに選択的に感光膜を形成する工程と、
前記感光膜をマスクとして前記エッチストッパを食刻し前記感光膜を除去する工程と
からなることを特徴とする請求項１０に記載の半導体素子の製造方法。 - 前記シリサイド膜は、
前記ゲート電極、スペーサ及び残存絶縁膜を含めた前記基板の全面に高融点金属を形成しこれを熱処理する工程と、
未反応の前記高融点金属を除去する工程と
により形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。 - 前記高融点金属はCo、Ti、Niのうちいずれか１つであることを特徴とする請求項１８に記載の半導体素子の製造方法。
- 前記絶縁膜の形成前にLP CVD 酸化膜を形成する工程を更に有することを特徴とする請求項１０に記載の半導体素子の製造方法。
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