KR100567885B1 - 반도체 소자의 실리사이드막 제조 방법 - Google Patents
반도체 소자의 실리사이드막 제조 방법 Download PDFInfo
- Publication number
- KR100567885B1 KR100567885B1 KR1020030099527A KR20030099527A KR100567885B1 KR 100567885 B1 KR100567885 B1 KR 100567885B1 KR 1020030099527 A KR1020030099527 A KR 1020030099527A KR 20030099527 A KR20030099527 A KR 20030099527A KR 100567885 B1 KR100567885 B1 KR 100567885B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicide
- film
- suppression layer
- semiconductor device
- silicon substrate
- Prior art date
Links
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 116
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 116
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000001629 suppression Effects 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 238000001312 dry etching Methods 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000000126 substance Substances 0.000 claims abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000010936 titanium Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052761 rare earth metal Inorganic materials 0.000 description 3
- 150000002910 rare earth metals Chemical class 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000030279 gene silencing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 실리사이드막 제조 방법에 관한 것으로, 특히 실리콘 기판 상부에 실리콘 산화막 또는 실리콘 질화막으로 실리사이드 억제막을 형성하는 단계와, 실리사이드 억제막을 패터닝하되, CF4 및 O2 가스로 화학적 건식 식각(CDE)을 이용하여 패터닝하는 단계와, 실리사이드 억제막 패턴이 있는 실리콘 기판 전면에 금속막을 형성하는 단계와, 열처리 공정을 실시하여 실리사이드 억제막 패턴 사이의 오픈된 실리콘 기판에 실리사이드막을 형성하는 단계와, 실리사이도로 변형되지 않은 금속막을 제거하는 단계를 포함한다. 그러므로 본 발명은 실리사이드 억제막 패턴을 위한 식각 공정시 화학적 건식 식각(CDE) 공정을 진행함으로써 실리사이드 억제막 패턴을 정확하게 식각하면서 플라즈마에 의한 식각 손상을 최소화하여 반도체 소자의 공정 수율을 크게 향상시킬 수 있다.
실리사이드막, 실리사이드 억제막 패턴, 화학적 건식 식각
Description
도 1은 종래 기술에 의한 반도체 소자의 실리사이드막 제조 방법을 나타낸 흐름도,
도 2a 내지 도 2e는 종래 기술에 의한 반도체 소자의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도,
도 3은 본 발명에 따른 반도체 소자의 실리사이드막 제조 방법을 나타낸 흐름도,
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판
102 : 실리사이드 억제막
104 : 포토레지스트 패턴
106 : 금속막
108 : 실리사이드막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 실리사이드가 형성되지 않는 영역에 실리사이드반응이 일어나는 것을 방지하는 반도체 소자의 실리사이드막 제조 방법에 관한 것이다.
현재, 반도체 소자의 집적도가 증가함에 따라 배선의 폭이 감소하여 배선의 면저항(sheet resistance)이 증가한다. 배선의 면저항이 증가하면, 집적회로 내에서 소자의 신호 전송 시간이 지연된다. 이를 방지하고자, 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide) 물질을 트랜지스터의 게이트 전극뿐만 아니라 소오스/드레인 접합 등에 추가함으로써 배선의 면저항 및 접촉 저항을 낮추었다. 이러한 실리사이드 물질은 주로 실리콘과 반응하는 희토류 금속을 이용한다. 실리사이드의 예를 들면, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
도 1은 종래 기술에 의한 반도체 소자의 실리사이드막 제조 방법을 나타낸 흐름도이다. 도 2a 내지 도 2e는 종래 기술에 의한 반도체 소자의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도이다.
이들 도면들을 참조하여 종래 기술에 의한 반도체 소자의 실리사이드막 제조 공정에 대해 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 반도체 소 자 공정을 실시한 후에 실리사이드막이 형성될 영역을 정의하고자 실리콘 기판(10) 상부에 실리사이드 억제막(12)으로서 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)을 형성한다.(S10)
그리고 사진 공정을 진행하여 실리사이드 억제막(12) 상부에 포토레지스트 패턴(14)을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 포토레지스트 패턴(14)에 의해 드러난 실리사이드 억제막을 건식 또는 습식 식각으로 패터닝하여 실리사이드 억제막 패턴(12a)을 형성한다. 이때 실리사이드 억제막 패턴(12a)은 이후 실리사이드 공정시 실리콘 기판과 금속 사이에서의 실리사이드 반응이 일어나지 않도록 하는 역할을 한다.(S20)
이어서 도 2c에 도시된 바와 같이, 실리사이드 억제막 패턴(12a) 및 실리콘 기판(10) 표면에 실리사이드 형성용 희토류 금속막(16), 예컨대 텅스텐(W), 티타늄(Ti), 코발트(Co) 등을 증착한다.(S30)
그 다음 도 2d에 도시된 바와 같이, 실리사이드 반응을 위한 열처리 공정을 진행하여 금속막(16)과 실리콘 기판(10) 사이에서 실리사이드 반응이 일어나 실리사이드 억제막 패턴(12a)을 제외하고 실리사이드 억제막 패턴(12a)에 의해 드러난 실리콘 기판(10) 영역에만 실리사이드막(18)이 형성된다.(S40) 즉, 실리사이드 억제막 패턴(12a)의 실리콘 산화막 또는 실리콘 질화막 등은 실리사이드용 금속막(16)과 반응을 잘 하지 않기 때문에 실리사이드막으로 변화되지 않게 되지만, 실리콘 기판(10)의 실리콘은 실리사이드용 금속막(16)과 반응을 잘 하기 때문 에 실리사이드막으로 변환된다. 이때 실리사이드막(18)은 예컨대 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다.
그리고나서 실리사이드막(18)을 제외하고 실리사이드막으로 변하지 않은 금속막(16)을 제거하면 도 2e와 같이, 실리콘 기판(10)에는 실리사이드막(18)과 실리사이드 억제막 패턴(12a)이 남아 있게 된다.(S50) 이후 실리사이드 억제막 패턴(12a)을 필요에 따라 제거한다.
그러므로 이와 같은 종래 기술에 의한 실리사이드막 제조 방법에 의해 반도체 소자의 임의의 영역에 실리사이드막을 형성함으로써 실리사이드막이 있는 영역의 면 저항 또는 접촉 저항을 낮출 수 있다.
하지만 종래의 실리사이드막 제조 공정시 실리사이드 억제막 패턴(12a)에 의해 오픈된 선택 영역에만 실리사이드막을 형성하게 되는데, 이때 실리사이드 억제막 패턴(12a)은 건식 또는 습식 식각 공정으로 패터닝하게 된다.
그런데 습식 식각 공정에 의해서는 상기 패턴(12a)이 등방성으로 식각되기 때문에 원하는 패턴 형태로 정확하게 식각하는 것이 어렵다. 또한 건식 식각 공정은 대개 플라즈마를 이용한 건식 식각 공정을 이용하는데, 이때 플라즈마 발생실과 식각실이 동일한 챔버내에 있기 때문에 실리사이드 억제막 패턴(12a)을 정확하게 식각할 수 있다. 하지만 이때 플라즈마 발생과 식각이 동일한 하나의 챔버에서 일어나므로 포토레지스트 패턴의 변형을 일으키고 이 변형된 포토레지스트 패턴의 제거를 위한 별도의 산소 에슁(O2 ashing) 공정을 진행해야만 하는 번거러움이 있었 다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 실리사이드 억제막 패턴을 위한 식각 공정시 화학적 건식 식각(CDE) 공정을 진행함으로써 패턴을 정확하게 식각하면서 플라즈마에 의한 식각 손상을 최소화하여 반도체 소자의 공정 수율을 크게 향상시킬 수 있는 반도체 소자의 실리사이드막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 실리사이드막을 제조하는 방법에 있어서, 실리콘 기판 상부에 실리콘 산화막 또는 실리콘 질화막으로 실리사이드 억제막을 형성하는 단계와, 실리사이드 억제막을 패터닝하되, CF4 및 O2 가스로 화학적 건식 식각을 이용하여 패터닝하는 단계와, 실리사이드 억제막 패턴이 있는 실리콘 기판 전면에 금속막을 형성하는 단계와, 열처리 공정을 실시하여 실리사이드 억제막 패턴 사이의 오픈된 실리콘 기판에 실리사이드막을 형성하는 단계와, 실리사이드로 변형되지 않은 금속막을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 반도체 소자의 실리사이드막 제조 방법을 나타낸 흐름도이다. 도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도이다.
이들 도면들을 참조하면 본 발명에 따른 반도체 소자의 실리사이드막은 다음과 같은 제조 공정 순서에 따라 제조된다.
우선 도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)에 반도체 소자 공정을 실시한 후에 실리사이드막이 형성될 영역을 정의하고자 실리콘 기판(100) 상부에 실리사이드 억제막(102)으로서 실리콘 산화막(SiO2) 또는 실리콘 질화막(Si3N4)을 형성한다.(S100) 그리고 사진 공정을 진행하여 실리사이드 억제막(102) 상부에 포토레지스트 패턴(104)을 형성한다.
그 다음 도 4b에 도시된 바와 같이, 포토레지스트 패턴(104)에 의해 드러난 실리사이드 억제막을 화학적 건식 식각(CDE : Chemical Dry Etching)으로 패터닝하여 실리사이드 억제막 패턴(102a)을 형성한다. 이때 실리사이드 억제막 패턴(102a)은 이후 실리사이드 공정시 실리콘 기판과 금속 사이에서의 실리사이드 반응이 일어나지 않도록 하는 역할을 한다.(S110)
그리고 본 발명의 화학적 건식 식각(CDE) 공정은 30Pa∼40Pa의 압력하에서 300W∼600W의 전원을 인가하며 CF4 가스를 40sccm∼100sccm로 공급하면서 50W∼100W의 전원을 인가하며 O2 가스를 100sccm∼300sccm로 공급한다.
본 발명에서는 실리사이드 억제막 패턴(102a)을 위한 식각 공정시 화학적 건식 식각(CDE) 공정을 적용하기 때문에 종래 플라즈마에 의한 건식 식각 공정 또는 습식 용액을 이용한 습식 식각시 발생되는 문제점을 방지한다. 즉 화학적 건식 식각(CDE) 공정은 플라즈마 발생 부분과 반도체 기판(100)과의 거리가 일반적인 플라즈마 건식 식각 방법에 비해 멀고, 반도체 기판(100)에 바이어스 전원을 걸어주지 않기 때문에 플라즈마에 포함된 래디컬(radical)만이 실질적으로 기판에 도달하게 되고 실제의 실리사이드 억제막 패턴(102a)의 식각 작용은 래디컬의 화학 작용에 의존하므로, 등방성 식각이 이루어진다. 따라서, 플라스마에 함유되는 여기된 이온 등에 의한 반도체 기판 상에 도달하는 것이 억제되므로 플라즈마 이온에 의한 식각 손상이 크게 줄어든다.
계속해서 도 4c에 도시된 바와 같이, 실리사이드 억제막 패턴(102a) 및 반도체 기판인 실리콘 기판(100) 표면에 실리사이드 형성용 희토류 금속막(106), 예컨대 텅스텐(W), 티타늄(Ti), 코발트(Co) 등을 증착한다.(S120)
그 다음 도 4d에 도시된 바와 같이, 실리사이드 반응을 위한 열처리 공정을 진행하여 금속막(106)과 실리콘 기판(100) 사이에서 실리사이드 반응이 일어나 실리사이드 억제막 패턴(102a)을 제외하고 실리사이드 억제막 패턴(102a)에 의해 드러난 실리콘 기판(100) 영역에만 실리사이드막(108)이 형성된다.(S130) 즉, 실리사이드 억제막 패턴(102a)의 실리콘 산화막 또는 실리콘 질화막 등은 실리사이드용 금속막(106)과 반응을 잘 하지 않기 때문에 실리사이드막으로 변화되지 않게 되지만, 실리콘 기판(100)의 실리콘은 실리사이드용 금속막(106)과 반응을 잘 하기 때문에 실리사이드막으로 변환된다. 이때 실리사이드막(108)은 예컨대 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다.
그리고나서 실리사이드막(108)을 제외하고 실리사이드막으로 변하지 않은 금속막(106)만을 제거하면 도 4e와 같이, 실리콘 기판(100)에는 실리사이드막(108)과 실리사이드 억제막 패턴(102a)이 남아 있게 된다.(S140) 이후 실리사이드 억제막 패턴(102a)을 필요에 따라 제거한다.
그러므로 본 발명에 따른 실리사이드막 제조 방법에 의해 반도체 소자의 임의의 영역에만 선택적으로 실리사이드막을 형성함으로써 실리사이드막이 있는 영역의 면 저항 또는 접촉 저항을 낮출 수 있다.
이상 설명한 바와 같이, 본 발명은 실리사이드 억제막 패턴을 위한 식각 공정시 화학적 건식 식각(CDE) 공정을 진행함으로써 실리사이드 억제막 패턴의 식각 작용은 래디컬의 화학 작용에 의존하고 플라스마에 함유되는 여기된 이온 등에 의한 반도체 기판 상에 도달하는 것이 억제되므로 플라즈마 이온에 의한 식각 손상이 크게 줄어든다.
따라서 본 발명은 실리사이드 억젝막 패턴을 정확하게 식각하면서 플라즈마 이온에 의한 식각 손상을 최소화하여 반도체 소자의 공정 수율을 크게 향상시킬 수 있다. 또한 본 발명의 화학적 건식 식각 공정은 플라즈마 발생실과 식각실이 반응 챔버내에 별도로 구비되어 있기 때문에 플라즈마로 인한 포토레지스트 패턴의 변형을 방지한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (3)
- 반도체 소자의 실리사이드막을 제조하는 방법에 있어서,실리콘 기판 상부에 실리콘 산화막 또는 실리콘 질화막으로 실리사이드 억제막을 형성하는 단계와,상기 실리사이드 억제막을 패터닝하되, CF4 가스 및 O2 가스로 화학적 건식 식각을 이용하여 패터닝하는 단계와,상기 실리사이드 억제막 패턴이 있는 실리콘 기판 전면에 금속막을 형성하는 단계와,열처리 공정을 실시하여 상기 실리사이드 억제막 패턴 사이의 오픈된 실리콘 기판에 실리사이드막을 형성하는 단계와,상기 실리사이드로 변형되지 않은 금속막을 제거하는 단계를 포함하는 반도체 소자의 실리사이드막 제조 방법.
- 삭제
- 제 1항에 있어서,상기 화학적 건식 식각 공정은 30Pa∼40Pa의 압력하에서 300W∼600W의 전원을 인가하며 CF4 가스를 40sccm∼100sccm로 공급하면서 50W∼100W의 전원을 인가하 며 O2 가스를 100sccm∼300sccm로 공급하는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030099527A KR100567885B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 실리사이드막 제조 방법 |
| US11/027,141 US7166526B2 (en) | 2003-12-30 | 2004-12-28 | Method for forming silicide film in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030099527A KR100567885B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 실리사이드막 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050068305A KR20050068305A (ko) | 2005-07-05 |
| KR100567885B1 true KR100567885B1 (ko) | 2006-04-04 |
Family
ID=34698705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030099527A KR100567885B1 (ko) | 2003-12-30 | 2003-12-30 | 반도체 소자의 실리사이드막 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7166526B2 (ko) |
| KR (1) | KR100567885B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100687418B1 (ko) * | 2005-12-29 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| US7762883B2 (en) * | 2007-03-01 | 2010-07-27 | Igt | Random number generator based roulette wheel |
| SG178765A1 (en) * | 2009-01-21 | 2012-03-29 | Semiconductor Energy Lab | Method for manufacturing soi substrate and semiconductor device |
| CN101834131B (zh) * | 2010-02-05 | 2015-05-27 | 上海华虹宏力半导体制造有限公司 | 金属硅化物阻挡结构形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100298581B1 (ko) * | 1998-05-21 | 2001-09-06 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100286100B1 (ko) * | 1998-06-05 | 2001-05-02 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100317532B1 (ko) * | 1999-04-22 | 2001-12-22 | 윤종용 | 반도체 소자 및 그 제조방법 |
| JP4530552B2 (ja) * | 2001-01-29 | 2010-08-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR100670662B1 (ko) * | 2003-11-28 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
-
2003
- 2003-12-30 KR KR1020030099527A patent/KR100567885B1/ko not_active IP Right Cessation
-
2004
- 2004-12-28 US US11/027,141 patent/US7166526B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7166526B2 (en) | 2007-01-23 |
| US20050142826A1 (en) | 2005-06-30 |
| KR20050068305A (ko) | 2005-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6551913B1 (en) | Method for fabricating a gate electrode of a semiconductor device | |
| US6884736B2 (en) | Method of forming contact plug on silicide structure | |
| JP2004031944A (ja) | 非常に幅の狭いトランジスタ・ゲート素子をフォトリソグラフィにより形成する方法 | |
| JP3705977B2 (ja) | ゲート電極の形成方法 | |
| KR100567885B1 (ko) | 반도체 소자의 실리사이드막 제조 방법 | |
| KR19990053744A (ko) | 반도체 소자의 게이트전극 형성방법 | |
| KR100733421B1 (ko) | 반도체 장치의 제조방법 | |
| KR100596893B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100596899B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100505407B1 (ko) | 반도체 소자의 하드 마스크막 식각방법 | |
| JP2006128613A (ja) | 半導体素子の製造方法 | |
| JP3371180B2 (ja) | 配線形成方法 | |
| JP2004172311A (ja) | 半導体装置の製造方法 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| KR100641548B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19990055775A (ko) | 트랜치를 이용한 반도체 소자의 소자분리 방법 | |
| JP2005191280A (ja) | 半導体装置の製造方法 | |
| KR20020035992A (ko) | 반도체장치의 제조방법 | |
| JP2006086295A (ja) | 半導体装置の製造方法 | |
| US7205243B2 (en) | Process for producing a mask on a substrate | |
| KR100629691B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050068363A (ko) | 하드 마스크를 이용한 미세 패턴 형성 방법 | |
| KR100384864B1 (ko) | 반도체소자의 게이트전극 형성 방법 | |
| JPH11135481A (ja) | エッチング方法 | |
| JP3674986B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110221 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |