JP4530552B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にゲート長の異なる２種類の電界効果トランジスタ（ＦＥＴ）の形成に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置に対する高速化の要求に伴い、電極形成幅もしくはフォトリソグラフィ工程における抜き幅を、プロセス限界を超えて微少化する技術が求められている。特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路と論理回路とを有する超高速半導体装置（例えば、汎用論理回路装置、ＤＲＡＭ混載論理回路装置等）において、論理回路部のみを高速化させたい場合には、論理回路部のＦＥＴのゲート長を短くする必要がある。このために、レチクルの改版を行わなければならない。
【０００３】
また、波長２４８ｎｍのＫｒＦエキシマレーザを用いたステッパでは、線幅０．２μｍ以下のレジストパターンを、０．０１μｍ以下の標準偏差で形成することが困難である。
【０００４】
特開平７−２２３９６号公報、特開平９−２３７７７７号公報、及び特開平９−２５１９８８号公報に、加工線幅を、フォトリソグラフィの加工限界よりも細くする技術が開示されている。特開平７−２２３９６号公報に開示された技術では、エッチング用のマスクパターン自体をサイドエッチングすることにより、マスクパターンの線幅を細くしている。特開平９−２３７７７７号公報及び特開平９−２５１９８８号公報に開示された技術では、レジストパターンを等方的にエッチングして細らせることにより、レジストパターンを細くしている。
【０００５】
【発明が解決しようとする課題】
図９（Ａ）に、論理回路部のＦＥＴの平面図を示す。ゲート電極２０２が活性領域２００と交差している。ゲート電極２０２は、露光及び現像直後のレジストパターン２０１を細らせたレジストパターンをマスクとしてパターニングされる。ゲート電極２０２のゲート長（図９において縦方向の幅）を短くすることができるため、ＦＥＴの高速化を図ることができる。
【０００６】
図９（Ｂ）に、ＳＲＡＭ部のＦＥＴの平面図を示す。２つの活性領域２１０及び２１１が相互に平行に配置されている。ゲート電極２１３及び２１５が活性領域２１０と交差し、ゲート電極２１７及び２１９が活性領域２１１と交差する。ゲート電極２１７は、ゲート電極２１３を延長した直線に沿って配置され、その端部がゲート電極２１３の端部に対向する。ゲート電極２１５と２１９との相対位置関係は、ゲート電極２１３と２１７との相対位置関係と同様である。
【０００７】
ゲート電極２１３、２１５、２１７及び２１９は、それぞれ露光及び現像直後のレジストパターン２１２、２１４、２１６及び２１８を細らせたレジストパターンをマスクとして用いてパターニングされる。通常、ＳＲＡＭ部の集積度を高めるために、レジストパターン２１２の端部とレジストパターン２１６の端部との間隔が、露光、現像工程における最小抜き幅になるように設定される。
【０００８】
このレジストパターン２１２と２１６とを細らせると、端部同士の間隔が広がってしまう。これにより、例えば図９（Ｂ）に示したように、ゲート電極２１３の端部が活性領域２１０の内部まで後退してしまう場合がある。ゲート電極の端部の後退を考慮して活性領域２１０及び２１１を、間隔を広げて配置すると、チップ面積が増大してしまう。
【０００９】
本発明の目的は、論理回路部においてはＦＥＴの高速化を図り、ＳＲＡＭ部においては高集積化を図ることが可能な半導体装置、及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、前記第１及び第２の領域上のゲート電極用導電膜の上に、それぞれ第１の絶縁材料からなる第１及び第２のゲートマスクパターンを形成する工程と、前記第１及び第２のゲートマスクパターンの側壁上に、前記第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなるサイドウォールスペーサを形成する工程と、前記第２の領域を、マスクパターンで覆う工程と、前記マスクパターンをマスクとして、第１のゲートマスクパターンの側壁上のサイドウォールスペーサを除去する工程と、前記マスクパターンを除去する工程と、前記第１のゲートマスクパターン、第２のゲートマスクパターン、及び第２のゲートマスクパターンの側壁上に形成されているサイドウォールスペーサをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１及び第２のゲート電極を残す工程とを有する半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によると、表面内に第１の領域と第２の領域とが画定された半導体基板と、前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、前記第２の電界効果トランジスタのゲート電極の上面上に、絶縁材料で形成され、ゲート電極の縁に沿って延在する尾根状構造物とを有する半導体装置が提供される。
【００１２】
ゲート電極をパターニングする際に、尾根状構造物をエッチングマスクとして用いると、尾根状構造物の幅だけゲート電極を広げ、かつ延ばすことができる。これにより、第２の領域の電界効果トランジスタのゲート長を、第１の領域の電界効果トランジスタのゲート長と異ならせることができる。
【００１３】
本発明の他の観点によると、表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、前記ゲート電極用導電膜の上面のうち、前記第２の領域を、第１の材料からなる第１のマスク膜で覆う工程と、前記ゲート電極用導電膜の第１の領域上及び前記第１のマスク膜上に、前記第1の材料とはエッチング耐性の異なる第２の材料からなる第２のマスク膜を形成する工程と、前記第１及び第２の領域上の前記第２のマスク膜の上に、ゲート電極に対応するレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記第２のマスク膜及び第１のマスク膜をエッチングし、第１の領域上に、前記第２のマスク膜からなる第１のゲートマスクパターンを残し、第２の領域上に、前記第１のマスク膜と第２のマスク膜との積層構造を有する第２のゲートマスクパターンを残す工程と、前記第１及び第２のゲートマスクパターンを構成する第２のマスク膜の一部をサイドエッチングする工程と、前記第１及び第２のゲートマスクパターンをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１の及び第２のゲート電極を残す工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によると、表面内に第１の領域と第２の領域とが画定された半導体基板と、前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、前記第２の電界効果トランジスタのゲート電極の上に配置され、外周が、下のゲート電極の縁に整合しており、第１の材料で形成された第１の膜と、前記第１の膜の上に配置され、外周が前記第１の膜の外周よりも内側に位置し、前記第１の材料とはエッチング耐性の異なる第２の材料で形成された第２の膜と、前記第１の電界効果トランジスタのゲート電極の上に配置され、外周が、その下のゲート電極の外周に整合し、前記第２の材料で形成された第３の膜とを有する半導体装置が提供される。
【００１５】
ゲート電極のパターニングを行う際に、第１の領域においては第３の膜をエッチングマスクとして用い、第２の領域においては、第１の膜をエッチングマスクとして用いることにより、第２の領域の電界効果トランジスタのゲート長を、第１の領域の電界効果トランジスタのゲート長と異ならせることができる。
【００１６】
【発明の実施の形態】
図１及び図２を参照して、本発明の第１の実施例による半導体装置の構造について説明する。
【００１７】
図１（Ａ）は、第１の実施例による半導体装置の論理回路部のＦＥＴの平面図を示す。ゲート電極２が活性領域１と交差し、活性領域１がソース領域３とドレイン領域４とに区分されている。
【００１８】
図１（Ｂ）は、第１の実施例による半導体装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域５と６とが、相互に平行に配置されている。ゲート電極７及び８が活性領域５と交差し、ゲート電極９及び１０が活性領域６と交差している。ゲート電極９は、ゲート電極７を延長した直線に沿って配置され、ゲート電極７の端部がゲート電極９の端部に対向している。ゲート電極８と１０との相対位置関係は、ゲート電極７と９との相対位置関係と同様である。ゲート電極７〜１０の上面の上に、それぞれゲート電極の縁に沿って延在する尾根状構造物１１〜１４が配置されている。
【００１９】
尾根状構造物１１〜１４の各々の、ゲート長方向（図１（Ｂ）においては縦方向）と交差する２つの部分（図１（Ｂ）においては横方向に延在する部分）の間隔Ｗ２は、図１（Ａ）に示したＦＥＴのゲート長Ｗ１と等しい。
【００２０】
図２の左図及び右図は、それぞれ図１（Ａ）の一点鎖線Ａ２Ｌ−Ａ２Ｌにおける断面図及び図１（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図を示す。
【００２１】
図２に示すように、シリコン基板２０の活性領域１の一部の表面上に、ゲート絶縁膜２１を介して多結晶シリコンからなるゲート電極２が形成されている。ゲート電極２の上面は、コバルトシリサイド膜２３で覆われている。ゲート電極２の側壁上に、酸化シリコンからなるサイドウォールスペーサ２２が形成されている。サイドウォールスペーサ２２の頂部は、コバルトシリサイド膜２３の上面よりも上まで突出している。
【００２２】
ゲート電極２の両側に、低濃度ドレイン構造（ＬＤＤ構造）のソース領域３及びドレイン領域４が形成されている。ソース領域３及びドレイン領域４の上面が、それぞれコバルトシリサイド膜２４及び２５で覆われている。
【００２３】
活性領域５の一部の表面上に、ゲート絶縁膜３１を介して多結晶シリコンからなるゲート電極７が形成されている。ゲート電極７の上面の上に、その縁に沿って延在する尾根状構造物１１が配置されている。尾根状構造物１１は、酸化シリコンで形成されている。
【００２４】
ゲート電極７の上面のうち尾根状構造物１１で囲まれた領域が、コバルトシリサイド膜３３で覆われている。ゲート電極７の側面及び尾根状構造物１１の外周側の面上に、酸化シリコンからなるサイドウォールスペーサ３２が形成されている。ゲート電極７の両側に、ＬＤＤ構造のソース領域３４及び３５が形成されている。ソース領域３４及びドレイン領域３５の上面が、それぞれコバルトシリサイド膜３６及び３７で覆われている。
【００２５】
次に、図３及び図４を参照して、第１の実施例による半導体装置の製造方法について説明する。図３及び図４の各図の左図は、図１（Ａ）の一点鎖線Ａ２Ｌ−Ａ２Ｌにおける断面図に対応し、右図は、図１（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図に対応する。
【００２６】
図３（Ａ）に示したシリコン基板２０の表面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、ＬＯＣＯＳもしくはシャロートレンチにより素子分離領域を形成する。素子分離領域により、活性領域１及び５が画定される。
【００２７】
シリコン基板２０の表面上に、熱酸化により厚さ４ｎｍのゲート絶縁膜２１及び３１を形成する。ゲート絶縁膜２１及び３１の上に、多結晶シリコンからなる厚さ１８０ｎｍのゲート電極用導電膜４０を形成する。ゲート電極用導電膜４０は、例えば化学気相成長（ＣＶＤ）により形成される。
【００２８】
ゲート電極用導電膜４０の上に、厚さ５０ｎｍの窒化シリコン膜４１を、熱ＣＶＤにより形成する。なお、プラズマＣＶＤにより厚さ１００ｎｍの窒化シリコン膜を形成してもよい。プラズマＣＶＤを用いる場合に、窒化シリコン膜の厚さを、熱ＣＶＤで形成する窒化シリコン膜の厚さと異ならせているのは、成膜方法によって窒化シリコンの屈折率が相違するためである。また、窒化シリコン膜の上もしくは下に、反射防止膜として厚さ３０ｎｍの酸化窒化シリコン膜を形成してもよい。
【００２９】
活性領域１及び５の上の窒化シリコン膜４１の上に、それぞれゲート電極に対応するレジストパターン４２及び４３を形成する。レジストパターン４２及び４３は、波長２４８ｎｍのＫｒＦエキシマレーザを用いた露光及び現像により形成される。レジストパターン４２及び４３の、ゲート長方向の幅Ｗ３は、当該フォトリソグラフィ工程における最小加工線幅である。
【００３０】
レジストパターン４３は、図１（Ｂ）に示したゲート電極７に対応する。図３（Ａ）には現れていないが、レジストパターン４３と同時に、図１（Ｂ）に示したゲート電極８、９及び１０に対応するレジストパターンも形成される。ゲート電極７に対応するレジストパターンの端部とゲート電極９に対応するレジストパターンの端部との間隔は、当該フォトリソグラフィ工程における最小抜き幅に等しい。
【００３１】
図３（Ｂ）に示す状態に至るまでの工程を説明する。窒素ガスと酸素ガスとの混合ガスを用いて、レジストパターン４２及び４３を部分的にエッチングすることにより、レジストパターン４２及び４３を細らせる。窒素ガス及び酸素ガスの流量を、例えばそれぞれ１００ｓｃｃｍ及び１０ｓｃｃｍ、圧力を６．６５Ｐａ（５０ｍＴｏｒｒ）、プラズマ発生のための高周波電力を３００Ｗとする。細ったレジストパターン４２及び４３をマスクとして、窒化シリコン膜４１をエッチングする。活性領域１の上にゲートマスクパターン４１ａが残り、活性領域５の上にゲートマスクパターン４１ｂが残る。窒化シリコン膜４１のエッチングは、ＣＦ4とＣＨＦ3とＡｒとｎ混合ガスを用いた反応性イオンエッチングにより行われる。窒化シリコン膜４１のエッチング後、レジストパターン４２及び４３を除去する。レジストパターン４２及び４３自体が現像直後に比べて細くなっているため、その下に残されるゲートマスクパターン４１ａ及び４１ｂの線幅が、現像直後のレジストパターン４２及び４３の線幅Ｗ３よりも細くなる。
【００３２】
現像直後のレジストパターン４２及び４３の線幅Ｗ３の平均が１８６．８ｎｍ、線幅の３σが２１．８ｎｍであった。このときのゲートマスクパターン４１ａ及び４１ｂの線幅の平均が１４２．２ｎｍ、線幅の３σが１６．７ｎｍであった。
【００３３】
図３（Ｃ）に示す状態に至るまでの工程を説明する。ゲートマスクパターン４１ａ及び４１ｂを覆うように、窒化シリコン膜４０の上に酸化シリコン膜を形成する。
【００３４】
酸化シリコン膜の形成は、例えば熱ＣＶＤにより行われる。この酸化シリコン膜を異方性エッチングすることにより、ゲートマスクパターン４１ａ及び４１ｂの側壁上に、サイドウォールスペーサ１１を残す。酸化シリコン膜の異方性エッチングは、ＣＦ4、ＣＨＦ3、及びＡｒの混合ガスを用いたＲＩＥにより行う。ＣＦ4、ＣＨＦ3、及びＡｒの流量を、それぞれ４０ｓｃｃｍ、５０ｓｃｃｍ、及び８００ｓｃｃｍとし、圧力を２１３Ｐａ（１．６Ｔｏｒｒ）とし、プラズマ発生のための高周波電力を５００Ｗとする。
【００３５】
このとき、ゲートマスクパターン４１ｂとその側壁上に形成されたサイドウォールスペーサ１１との合計の線幅Ｗ４が、図３（Ａ）に示したレジストパターン４３の線幅Ｗ３とほぼ等しくなるように、酸化シリコン膜の膜厚及び異方性エッチングの時間を設定する。
【００３６】
活性領域５の表面をレジストパターン４４で覆う。活性領域１の表面は露出している。
【００３７】
図４（Ｄ）に示すように、活性領域１の上のサイドウォールスペーサ１１を除去する。サイドウォールスペーサ１１の除去は、フッ酸を用いた等方性のウェットエッチングにより行うことができる。その後、レジストパターン４４を除去する。
【００３８】
図４（Ｅ）に示すように、活性領域１においては、ゲートマスクパターン４１ａをマスクとし、活性領域５においては、ゲートマスクパターン４１ｂとその側壁上のサイドウォールスペーサ１１とをマスクとして、ゲート電極用導電膜４０をエッチングする。このエッチングは、ＨＢｒとＯ2とを用いたＲＩＥにより行う。ＨＢｒ及びＯ2の流量をそれぞれ１００ｓｃｃｍ及び２ｓｃｃｍとし、圧力を６６５ｍＰａ（５ｍＴｏｒｒ）とし、プラズマ発生のための高周波電力を３０Ｗとする。
【００３９】
活性領域１の上に、ゲート電極２が残り、活性領域５の上にゲート電極７が残る。ゲート電極２の線幅（ゲート長）Ｗ１は、図３（Ａ）に示した加工最小線幅Ｗ３よりも細い。ゲート電極７の線幅（ゲート長）Ｗ４は、図３（Ａ）に示した加工最小線幅Ｗ３とほぼ等しい。また、図１（Ｂ）に示した間隔Ｗ５は、現像直後のレジストパターンの間隔とほぼ等しい。
【００４０】
ゲート電極２及び７をマスクとして、ソース及びドレインの低濃度領域を形成するためのイオン注入を行う。これにより、低濃度領域３ａ、４ａ、３４ａ及び３５ａが形成される。
【００４１】
図４（Ｆ）に示すように、ゲート電極２とゲートマスクパターン４１ａとの積層構造の側壁上に、酸化シリコンからなるサイドウォールスペーサ２２を形成する。また、ゲート電極７の側壁とサイドウォールスペーサ１１の外周面上に、酸化シリコンからなるサイドウォールスペーサ３２を形成する。サイドウォールスペーサ２２及び３２は、全面に酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより形成される。イオン注入を行い、ソース領域３とドレイン領域４、及びソース領域３４とドレイン領域３５を形成する。
【００４２】
イオン注入後、熱リン酸を用いてゲートマスクパターン４１ａ及び４１ｂを除去する。図２に示すように、ソース領域３、３４、ドレイン領域４、３５、ゲート電極２及び７の露出した表面上に、それぞれコバルトシリサイド膜２４、３６、２５、３７、２３及び３３を形成する。
【００４３】
以下に、コバルトシリサイド膜の形成方法について、簡単に説明する。まず、基板の全面上に厚さ１０ｎｍのコバルト膜と厚さ３０ｎｍのＴｉＮ膜とを順番に積層する。熱処理を行い、コバルト膜とシリコンとの界面でシリサイド反応を生じさせる。その後、ＴｉＮ膜及び未反応のコバルト膜を除去する。
【００４４】
上記第１の実施例では、図１（Ａ）に示した論理回路部のＦＥＴのゲート長Ｗ１を、図３（Ａ）に示した最小加工線幅Ｗ３よりも細くすることができる。これにより、論理回路部の高速化を図ることができる。
【００４５】
図１（Ｂ）に示したＳＲＡＭ部のＦＥＴのゲート長Ｗ４は、最小加工線幅Ｗ３とほぼ等しい。また、ゲート電極７の端部とゲート電極９の端部との間隔Ｗ５は、図３（Ａ）のレジストパターン４２及び４３を形成するフォトリソグラフィ工程における最小抜き幅にほぼ等しい。すなわち、ＳＲＡＭ部の各構成部分の寸法は、図３（Ｂ）に示したエッチング工程でゲートマスクパターン４１ａ及び４１ｂを細らせない場合の寸法とほぼ等しい。このため、論理回路部のＦＥＴのゲート長とＳＲＡＭ部のＦＥＴのゲート長とが等しい世代の半導体装置のレチクルを改版することなく、論理回路部のＦＥＴのゲート長のみを短くし、高速化を図ることができる。論理回路部のＦＥＴのゲート長を短くしてもＳＲＡＭ部の各素子の寸法が変動しないため、ＳＲＡＭ部の設計変更を行う必要はない。
【００４６】
また、図１（Ｂ）に示したように、ゲート電極７の端部とゲート電極９の端部との間隔Ｗ５を、最小抜き幅とほぼ同程度に狭くすることができる。このため、ＳＲＡＭ部において、ゲート電極の端部が活性領域内まで後退してしまうという不都合も生じない。
【００４７】
次に、図５及び図６を参照して、本発明の第２の実施例による半導体装置の構造について説明する。
【００４８】
図５（Ａ）は、第２の実施例による半導体装置の論理回路部のＦＥＴの平面図を示す。ゲート電極１０２が活性領域１０１と交差し、活性領域１０１がソース領域１０３とドレイン領域１０４とに区分されている。
【００４９】
図５（Ｂ）は、第１の実施例による半導体装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域１０５と１０６とが、相互に平行に配置されている。ゲート電極１０７及び１０８が活性領域１０５と交差し、ゲート電極１０９及び１１０が活性領域１０６と交差している。ゲート電極１０９は、ゲート電極１０７を延長した直線に沿って配置されており、その端部がゲート電極１０７の端部に、間隔Ｗ１５を隔てて対向する。ゲート電極１０８と１１０との相対位置関係は、ゲート電極１０７と１０９との相対位置関係と同様である。ゲート電極１０７〜１１０の上面の、縁近傍を除いた領域上に、それぞれゲートマスクパターン１１１ｂ〜１１４ｂが配置されている。
【００５０】
ゲートマスクパターン１１１ｂ〜１１４ｂの各々のゲート長方向（図５（Ｂ）においては縦方向）の幅Ｗ１２は、図５（Ａ）に示したＦＥＴのゲート長Ｗ１１と等しい。ＳＲＡＭ部のＦＥＴのゲート長Ｗ１４は、論理回路部のＦＥＴのゲート長Ｗ１１よりも長い。
【００５１】
図６の左図及び右図は、それぞれ図５（Ａ）の一点鎖線Ａ６Ｌ−Ａ６Ｌにおける断面図及び図５（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図を示す。
【００５２】
図６に示すように、シリコン基板１２０の活性領域１０１の一部の表面上に、ゲート絶縁膜１２１を介して多結晶シリコンからなるゲート電極１０２が形成されている。ゲート電極１０２の上面は、酸化シリコンからなるゲートマスクパターン１１１ａで覆われている。ゲート電極１０２及びゲートマスクパターン１１１ａの側壁上に、酸化シリコンからなるサイドウォールスペーサ１２２が形成されている。
【００５３】
ゲート電極１０２の両側に、低濃度ドレイン構造（ＬＤＤ構造）のソース領域１０３及びドレイン領域１０４が形成されている。ソース領域１０３及びドレイン領域１０４の上面が、それぞれコバルトシリサイド膜１２４及び１２５で覆われている。
【００５４】
活性領域１０５の一部の表面上に、ゲート絶縁膜１３１を介して多結晶シリコンからなるゲート電極１０７が形成されている。ゲート電極１０７の上面が、窒化シリコンからなるゲートマスクパターン１２３ｂで覆われている。ゲートマスクパターン１２３ｂの上面のうち、縁の近傍を除く領域が、酸化シリコンからなる２層目のゲートマスクパターン１１１ｂで覆われている。ゲート電極１０７、ゲートマスクパターン１２３ｂ及び１１１ｂの側面上に、酸化シリコンからなるサイドウォールスペーサ１３２が形成されている。
【００５５】
ゲート電極１０７の両側に、ＬＤＤ構造のソース領域１３４及び１３５が形成されている。ソース領域１３４及びドレイン領域１３５の上面が、それぞれコバルトシリサイド膜１３６及び１３７で覆われている。
【００５６】
次に、図７及び図８を参照して、第２の実施例による半導体装置の製造方法について説明する。図７及び図８の各図の左図は、図５（Ａ）の一点鎖線Ａ６Ｌ−Ａ６Ｌにおける断面図に対応し、右図は、図５（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図に対応する。
【００５７】
図７（Ａ）に示したシリコン基板１２０の表面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、ＬＯＣＯＳもしくはシャロートレンチにより素子分離領域を形成する。素子分離領域により、活性領域１０１及び１０５が画定される。
【００５８】
シリコン基板１２０の表面を熱酸化することにより、厚さ４ｎｍのゲート絶縁膜１２１及び１３１を形成する。ゲート絶縁膜１２１及び１３１の上に、多結晶シリコンからなる厚さ１８０ｎｍのゲート電極用導電膜１４０を、ＣＶＤにより形成する。なお、ゲート電極の低抵抗化を図るために、ゲート電極用導電膜１４０を、多結晶シリコン層とタングステンシリサイド（ＷＳｉ）層との２層構造としてもよい。
【００５９】
ゲート電極用導電膜１４０の上に、厚さ５０ｎｍの窒化シリコン膜１２３を、熱ＣＶＤにより形成する。なお、第１の実施例の場合と同様に、プラズマＣＶＤにより厚さ１００ｎｍの窒化シリコン膜を形成してもよい。また、窒化シリコン膜の上もしくは下に、反射防止膜として厚さ３０ｎｍの酸化窒化シリコン膜を形成してもよい。
【００６０】
活性領域１０５上の窒化シリコン膜１２３の表面を、レジストパターン１４２で覆う。活性領域１０１上の窒化シリコン膜１２３の表面は露出している。レジストパターン１４２をマスクとし、活性領域１０１上の窒化シリコン膜１２３をエッチングする。その後、レジストパターン１４２を除去する。
【００６１】
図７（Ｂ）に示すように、基板の全面上に厚さ７０ｎｍの酸化シリコン膜１１１を形成する。
【００６２】
図７（Ｃ）に示すように、酸化シリコン膜１１１の上に、ゲート電極に対応したレジストパターン１４３を形成する。レジストパターン１４３の線幅Ｗ１３は、当該フォトリソグラフィ工程における最小加工線幅に等しい。図７（Ｃ）の右図に示したレジストパターン１４３は、図５（Ｂ）に示したゲート電極１０７に対応する。図７（Ｃ）には表されていないが、図５（Ｂ）に示したゲート電極１０８〜１１０に対応するレジストパターンも形成される。ゲート電極１０７に対応するレジストパターンの端部とゲート電極１０９に対応するレジストパターンの端部との間隔は、当該フォトリソグラフィ工程における最小抜き幅に等しい。
【００６３】
図７（Ｄ）に示すように、レジストパターン１４３をマスクとして、酸化シリコン膜１１１及び窒化シリコン膜１２３をエッチングする。このエッチングは、ＣＦ4とＣＨＦ3とＡｒとの混合ガスを用いた異方性のＲＩＥにより行うことができる。異方性エッチングを行ったのち、酸化シリコン膜１１１のみを等方的にエッチングする。この等方的なエッチングは、例えばダウンフローエッチャを用い、ＣＦ4及びＯ2の流量をそれぞれ８００ｓｃｃｍ及び１３０ｓｃｃｍ、圧力を１３３Ｐａ（１Ｔｏｒｒ）、入力高周波電力を１０００Ｗとした条件で行うことができる。酸化シリコンからなるゲートマスクパターン１１１ａ及び１１１ｂが、その端面から横方向にサイドエッチングされる。
【００６４】
図８（Ｅ）に示すように、活性領域１０１上に、酸化シリコンからなるゲートマスクパターン１１１ａが残り、活性領域１０５上に、窒化シリコンからなるゲートマスクパターン１２３ｂと酸化シリコンからなるゲートマスクパターン１１１ｂとの積層構造が残る。ゲートマスクパターン１１１ａの線幅Ｗ１１は、図７（Ｃ）に示した最小加工線幅Ｗ１３よりも細くなる。ゲートマスクパターン１２３ｂの線幅Ｗ１４は、図７（Ｃ）に示した最小加工線幅Ｗ１３とほぼ等しい。
【００６５】
酸化シリコンの等方的なエッチングを行った後、レジストパターン１４３を除去する。
【００６６】
図８（Ｆ）に示すように、活性領域１０１上においてはゲートマスクパターン１１１ａをマスクとし、活性領域１０５上においてはゲートマスクパターン１２３ｂをマスクとして、ゲート電極用導電膜１４０をエッチングする。活性領域１０１上に、フォトリソグラフィ工程における加工最小線幅よりも細いゲート電極１０２が残る。活性領域１０７上に、フォトリソグラフィ工程における加工最小線幅とほぼ等しい線幅のゲート電極１０７が残る。
【００６７】
ゲート電極１０２及び１０７をマスクとして、ソース及びドレインの低濃度領域を形成するためのイオン注入を行う。これにより、低濃度領域１０３ａ、１０４ａ、１３４ａ及び１３５ａが形成される。
【００６８】
図８（Ｇ）に示すように、ゲート電極１０２とゲートマスクパターン１１１ａとの積層構造の側壁上に、酸化シリコンからなるサイドウォールスペーサ１２２を形成する。また、ゲート電極１０７、ゲートマスクパターン１２３ｂ及び１１１ｂの側壁上に、酸化シリコンからなるサイドウォールスペーサ１３２を形成する。イオン注入を行い、ソース領域１０３とドレイン領域１０４、及びソース領域１３４とドレイン領域１３５を形成する。
【００６９】
イオン注入後、図６に示したように、ソース領域１０３、１３４、及びドレイン領域１０４、１３５の露出した表面上に、それぞれコバルトシリサイド膜１２４、１３６、１２５、及び１３７を形成する。
【００７０】
第２の実施例による半導体装置においても、第１の実施例の場合と同様に、図５（Ａ）に示した論理回路部のＦＥＴのゲート長Ｗ１１を、フォトリソグラフィ工程における最小加工線幅よりも短くすることができる。また、図５（Ｂ）に示したＳＲＡＭ部のＦＥＴのゲート長Ｗ１４を、最小加工線幅とほぼ等しくすることができる。また、ゲート電極１０７の端部とゲート電極１０９の端部との間隔Ｗ１５は、フォトリソグラフィ工程における最小抜き幅とほぼ等しい。このため、第２の実施例は、第１の実施例と同様の効果を奏する。
【００７１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、基板表面内のある領域においては、ＦＥＴのゲート長を、フォトリソグラフィ工程における最小加工線幅よりも短くし、他の領域においては、ＦＥＴのゲート長を、フォトリソグラフィ工程における最小加工線幅とほぼ等しくすることができる。ゲート長を短くした領域の集積回路の動作速度を向上させることができる。また、他の領域においては、ゲート長を短くした影響を受けることなく、従来からの設計を踏襲することができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の平面図である。
【図２】第１の実施例による半導体装置の断面図である。
【図３】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図４】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図５】第２の実施例による半導体装置の平面図である。
【図６】第２の実施例による半導体装置の断面図である。
【図７】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図８】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図９】従来の半導体装置の製造方法により、論理回路部とＳＲＡＭ部とを有する半導体装置を作製したときのＦＥＴ部分の平面図である。
【符号の説明】
１、５、６、１０１、１０５、１０６ 活性領域
２、７、８、９、１０、１０２、１０７、１０８、１０９、１１０ ゲート電極３、３４、１０３、１３４ ソース領域
４、３５、１０４、１３５ ドレイン領域
１１、１２、１３、１４ 尾根状構造物
２０、１２０ シリコン基板
２１、３１、１２１、１３１ ゲート絶縁膜
２２、３２、１２２、１３２ サイドウォールスペーサ
２３、２４、２５、３３、３６、３７、１２４、１２５、１３６、１３７ コバルトシリサイド膜
４０、１４０ ゲート電極用導電膜
４１、１２３ 窒化シリコン膜
４１ａ、４１ｂ、１１１ａ、１１１ｂ〜１１４ｂ、１２３ｂ ゲートマスクパターン
４２、４３、４４、１４２、１４３ レジストパターン
１１１ 酸化シリコン膜
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にゲート長の異なる２種類の電界効果トランジスタ（ＦＥＴ）の形成に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置に対する高速化の要求に伴い、電極形成幅もしくはフォトリソグラフィ工程における抜き幅を、プロセス限界を超えて微少化する技術が求められている。特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路と論理回路とを有する超高速半導体装置（例えば、汎用論理回路装置、ＤＲＡＭ混載論理回路装置等）において、論理回路部のみを高速化させたい場合には、論理回路部のＦＥＴのゲート長を短くする必要がある。このために、レチクルの改版を行わなければならない。
【０００３】
また、波長２４８ｎｍのＫｒＦエキシマレーザを用いたステッパでは、線幅０．２μｍ以下のレジストパターンを、０．０１μｍ以下の標準偏差で形成することが困難である。
【０００４】
特開平７−２２３９６号公報、特開平９−２３７７７７号公報、及び特開平９−２５１９８８号公報に、加工線幅を、フォトリソグラフィの加工限界よりも細くする技術が開示されている。特開平７−２２３９６号公報に開示された技術では、エッチング用のマスクパターン自体をサイドエッチングすることにより、マスクパターンの線幅を細くしている。特開平９−２３７７７７号公報及び特開平９−２５１９８８号公報に開示された技術では、レジストパターンを等方的にエッチングして細らせることにより、レジストパターンを細くしている。
【０００５】
【発明が解決しようとする課題】
図９（Ａ）に、論理回路部のＦＥＴの平面図を示す。ゲート電極２０２が活性領域２００と交差している。ゲート電極２０２は、露光及び現像直後のレジストパターン２０１を細らせたレジストパターンをマスクとしてパターニングされる。ゲート電極２０２のゲート長（図９において縦方向の幅）を短くすることができるため、ＦＥＴの高速化を図ることができる。
【０００６】
図９（Ｂ）に、ＳＲＡＭ部のＦＥＴの平面図を示す。２つの活性領域２１０及び２１１が相互に平行に配置されている。ゲート電極２１３及び２１５が活性領域２１０と交差し、ゲート電極２１７及び２１９が活性領域２１１と交差する。ゲート電極２１７は、ゲート電極２１３を延長した直線に沿って配置され、その端部がゲート電極２１３の端部に対向する。ゲート電極２１５と２１９との相対位置関係は、ゲート電極２１３と２１７との相対位置関係と同様である。
【０００７】
ゲート電極２１３、２１５、２１７及び２１９は、それぞれ露光及び現像直後のレジストパターン２１２、２１４、２１６及び２１８を細らせたレジストパターンをマスクとして用いてパターニングされる。通常、ＳＲＡＭ部の集積度を高めるために、レジストパターン２１２の端部とレジストパターン２１６の端部との間隔が、露光、現像工程における最小抜き幅になるように設定される。
【０００８】
このレジストパターン２１２と２１６とを細らせると、端部同士の間隔が広がってしまう。これにより、例えば図９（Ｂ）に示したように、ゲート電極２１３の端部が活性領域２１０の内部まで後退してしまう場合がある。ゲート電極の端部の後退を考慮して活性領域２１０及び２１１を、間隔を広げて配置すると、チップ面積が増大してしまう。
【０００９】
本発明の目的は、論理回路部においてはＦＥＴの高速化を図り、ＳＲＡＭ部においては高集積化を図ることが可能な半導体装置、及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、前記第１及び第２の領域上のゲート電極用導電膜の上に、それぞれ第１の絶縁材料からなる第１及び第２のゲートマスクパターンを形成する工程と、前記第１及び第２のゲートマスクパターンの側壁上に、前記第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなるサイドウォールスペーサを形成する工程と、前記第２の領域を、マスクパターンで覆う工程と、前記マスクパターンをマスクとして、第１のゲートマスクパターンの側壁上のサイドウォールスペーサを除去する工程と、前記マスクパターンを除去する工程と、前記第１のゲートマスクパターン、第２のゲートマスクパターン、及び第２のゲートマスクパターンの側壁上に形成されているサイドウォールスペーサをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１及び第２のゲート電極を残す工程とを有する半導体装置の製造方法が提供される。
【００１１】
本発明の他の観点によると、表面内に第１の領域と第２の領域とが画定された半導体基板と、前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、前記第２の電界効果トランジスタのゲート電極の上面上に、絶縁材料で形成され、ゲート電極の縁に沿って延在する尾根状構造物とを有する半導体装置が提供される。
【００１２】
ゲート電極をパターニングする際に、尾根状構造物をエッチングマスクとして用いると、尾根状構造物の幅だけゲート電極を広げ、かつ延ばすことができる。これにより、第２の領域の電界効果トランジスタのゲート長を、第１の領域の電界効果トランジスタのゲート長と異ならせることができる。
【００１３】
本発明の他の観点によると、表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、前記ゲート電極用導電膜の上面のうち、前記第２の領域を、第１の材料からなる第１のマスク膜で覆う工程と、前記ゲート電極用導電膜の第１の領域上及び前記第１のマスク膜上に、前記第1の材料とはエッチング耐性の異なる第２の材料からなる第２のマスク膜を形成する工程と、前記第１及び第２の領域上の前記第２のマスク膜の上に、ゲート電極に対応するレジストパターンを形成する工程と、前記レジストパターンをマスクとして、前記第２のマスク膜及び第１のマスク膜をエッチングし、第１の領域上に、前記第２のマスク膜からなる第１のゲートマスクパターンを残し、第２の領域上に、前記第１のマスク膜と第２のマスク膜との積層構造を有する第２のゲートマスクパターンを残す工程と、前記第１及び第２のゲートマスクパターンを構成する第２のマスク膜の一部をサイドエッチングする工程と、前記第１及び第２のゲートマスクパターンをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１の及び第２のゲート電極を残す工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明の他の観点によると、表面内に第１の領域と第２の領域とが画定された半導体基板と、前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、前記第２の電界効果トランジスタのゲート電極の上に配置され、外周が、下のゲート電極の縁に整合しており、第１の材料で形成された第１の膜と、前記第１の膜の上に配置され、外周が前記第１の膜の外周よりも内側に位置し、前記第１の材料とはエッチング耐性の異なる第２の材料で形成された第２の膜と、前記第１の電界効果トランジスタのゲート電極の上に配置され、外周が、その下のゲート電極の外周に整合し、前記第２の材料で形成された第３の膜とを有する半導体装置が提供される。
【００１５】
ゲート電極のパターニングを行う際に、第１の領域においては第３の膜をエッチングマスクとして用い、第２の領域においては、第１の膜をエッチングマスクとして用いることにより、第２の領域の電界効果トランジスタのゲート長を、第１の領域の電界効果トランジスタのゲート長と異ならせることができる。
【００１６】
【発明の実施の形態】
図１及び図２を参照して、本発明の第１の実施例による半導体装置の構造について説明する。
【００１７】
図１（Ａ）は、第１の実施例による半導体装置の論理回路部のＦＥＴの平面図を示す。ゲート電極２が活性領域１と交差し、活性領域１がソース領域３とドレイン領域４とに区分されている。
【００１８】
図１（Ｂ）は、第１の実施例による半導体装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域５と６とが、相互に平行に配置されている。ゲート電極７及び８が活性領域５と交差し、ゲート電極９及び１０が活性領域６と交差している。ゲート電極９は、ゲート電極７を延長した直線に沿って配置され、ゲート電極７の端部がゲート電極９の端部に対向している。ゲート電極８と１０との相対位置関係は、ゲート電極７と９との相対位置関係と同様である。ゲート電極７〜１０の上面の上に、それぞれゲート電極の縁に沿って延在する尾根状構造物１１〜１４が配置されている。
【００１９】
尾根状構造物１１〜１４の各々の、ゲート長方向（図１（Ｂ）においては縦方向）と交差する２つの部分（図１（Ｂ）においては横方向に延在する部分）の間隔Ｗ２は、図１（Ａ）に示したＦＥＴのゲート長Ｗ１と等しい。
【００２０】
図２の左図及び右図は、それぞれ図１（Ａ）の一点鎖線Ａ２Ｌ−Ａ２Ｌにおける断面図及び図１（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図を示す。
【００２１】
図２に示すように、シリコン基板２０の活性領域１の一部の表面上に、ゲート絶縁膜２１を介して多結晶シリコンからなるゲート電極２が形成されている。ゲート電極２の上面は、コバルトシリサイド膜２３で覆われている。ゲート電極２の側壁上に、酸化シリコンからなるサイドウォールスペーサ２２が形成されている。サイドウォールスペーサ２２の頂部は、コバルトシリサイド膜２３の上面よりも上まで突出している。
【００２２】
ゲート電極２の両側に、低濃度ドレイン構造（ＬＤＤ構造）のソース領域３及びドレイン領域４が形成されている。ソース領域３及びドレイン領域４の上面が、それぞれコバルトシリサイド膜２４及び２５で覆われている。
【００２３】
活性領域５の一部の表面上に、ゲート絶縁膜３１を介して多結晶シリコンからなるゲート電極７が形成されている。ゲート電極７の上面の上に、その縁に沿って延在する尾根状構造物１１が配置されている。尾根状構造物１１は、酸化シリコンで形成されている。
【００２４】
ゲート電極７の上面のうち尾根状構造物１１で囲まれた領域が、コバルトシリサイド膜３３で覆われている。ゲート電極７の側面及び尾根状構造物１１の外周側の面上に、酸化シリコンからなるサイドウォールスペーサ３２が形成されている。ゲート電極７の両側に、ＬＤＤ構造のソース領域３４及び３５が形成されている。ソース領域３４及びドレイン領域３５の上面が、それぞれコバルトシリサイド膜３６及び３７で覆われている。
【００２５】
次に、図３及び図４を参照して、第１の実施例による半導体装置の製造方法について説明する。図３及び図４の各図の左図は、図１（Ａ）の一点鎖線Ａ２Ｌ−Ａ２Ｌにおける断面図に対応し、右図は、図１（Ｂ）の一点鎖線Ａ２Ｒ−Ａ２Ｒにおける断面図に対応する。
【００２６】
図３（Ａ）に示したシリコン基板２０の表面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、ＬＯＣＯＳもしくはシャロートレンチにより素子分離領域を形成する。素子分離領域により、活性領域１及び５が画定される。
【００２７】
シリコン基板２０の表面上に、熱酸化により厚さ４ｎｍのゲート絶縁膜２１及び３１を形成する。ゲート絶縁膜２１及び３１の上に、多結晶シリコンからなる厚さ１８０ｎｍのゲート電極用導電膜４０を形成する。ゲート電極用導電膜４０は、例えば化学気相成長（ＣＶＤ）により形成される。
【００２８】
ゲート電極用導電膜４０の上に、厚さ５０ｎｍの窒化シリコン膜４１を、熱ＣＶＤにより形成する。なお、プラズマＣＶＤにより厚さ１００ｎｍの窒化シリコン膜を形成してもよい。プラズマＣＶＤを用いる場合に、窒化シリコン膜の厚さを、熱ＣＶＤで形成する窒化シリコン膜の厚さと異ならせているのは、成膜方法によって窒化シリコンの屈折率が相違するためである。また、窒化シリコン膜の上もしくは下に、反射防止膜として厚さ３０ｎｍの酸化窒化シリコン膜を形成してもよい。
【００２９】
活性領域１及び５の上の窒化シリコン膜４１の上に、それぞれゲート電極に対応するレジストパターン４２及び４３を形成する。レジストパターン４２及び４３は、波長２４８ｎｍのＫｒＦエキシマレーザを用いた露光及び現像により形成される。レジストパターン４２及び４３の、ゲート長方向の幅Ｗ３は、当該フォトリソグラフィ工程における最小加工線幅である。
【００３０】
レジストパターン４３は、図１（Ｂ）に示したゲート電極７に対応する。図３（Ａ）には現れていないが、レジストパターン４３と同時に、図１（Ｂ）に示したゲート電極８、９及び１０に対応するレジストパターンも形成される。ゲート電極７に対応するレジストパターンの端部とゲート電極９に対応するレジストパターンの端部との間隔は、当該フォトリソグラフィ工程における最小抜き幅に等しい。
【００３１】
図３（Ｂ）に示す状態に至るまでの工程を説明する。窒素ガスと酸素ガスとの混合ガスを用いて、レジストパターン４２及び４３を部分的にエッチングすることにより、レジストパターン４２及び４３を細らせる。窒素ガス及び酸素ガスの流量を、例えばそれぞれ１００ｓｃｃｍ及び１０ｓｃｃｍ、圧力を６．６５Ｐａ（５０ｍＴｏｒｒ）、プラズマ発生のための高周波電力を３００Ｗとする。細ったレジストパターン４２及び４３をマスクとして、窒化シリコン膜４１をエッチングする。活性領域１の上にゲートマスクパターン４１ａが残り、活性領域５の上にゲートマスクパターン４１ｂが残る。窒化シリコン膜４１のエッチングは、ＣＦ4とＣＨＦ3とＡｒとｎ混合ガスを用いた反応性イオンエッチングにより行われる。窒化シリコン膜４１のエッチング後、レジストパターン４２及び４３を除去する。レジストパターン４２及び４３自体が現像直後に比べて細くなっているため、その下に残されるゲートマスクパターン４１ａ及び４１ｂの線幅が、現像直後のレジストパターン４２及び４３の線幅Ｗ３よりも細くなる。
【００３２】
現像直後のレジストパターン４２及び４３の線幅Ｗ３の平均が１８６．８ｎｍ、線幅の３σが２１．８ｎｍであった。このときのゲートマスクパターン４１ａ及び４１ｂの線幅の平均が１４２．２ｎｍ、線幅の３σが１６．７ｎｍであった。
【００３３】
図３（Ｃ）に示す状態に至るまでの工程を説明する。ゲートマスクパターン４１ａ及び４１ｂを覆うように、窒化シリコン膜４０の上に酸化シリコン膜を形成する。
【００３４】
酸化シリコン膜の形成は、例えば熱ＣＶＤにより行われる。この酸化シリコン膜を異方性エッチングすることにより、ゲートマスクパターン４１ａ及び４１ｂの側壁上に、サイドウォールスペーサ１１を残す。酸化シリコン膜の異方性エッチングは、ＣＦ4、ＣＨＦ3、及びＡｒの混合ガスを用いたＲＩＥにより行う。ＣＦ4、ＣＨＦ3、及びＡｒの流量を、それぞれ４０ｓｃｃｍ、５０ｓｃｃｍ、及び８００ｓｃｃｍとし、圧力を２１３Ｐａ（１．６Ｔｏｒｒ）とし、プラズマ発生のための高周波電力を５００Ｗとする。
【００３５】
このとき、ゲートマスクパターン４１ｂとその側壁上に形成されたサイドウォールスペーサ１１との合計の線幅Ｗ４が、図３（Ａ）に示したレジストパターン４３の線幅Ｗ３とほぼ等しくなるように、酸化シリコン膜の膜厚及び異方性エッチングの時間を設定する。
【００３６】
活性領域５の表面をレジストパターン４４で覆う。活性領域１の表面は露出している。
【００３７】
図４（Ｄ）に示すように、活性領域１の上のサイドウォールスペーサ１１を除去する。サイドウォールスペーサ１１の除去は、フッ酸を用いた等方性のウェットエッチングにより行うことができる。その後、レジストパターン４４を除去する。
【００３８】
図４（Ｅ）に示すように、活性領域１においては、ゲートマスクパターン４１ａをマスクとし、活性領域５においては、ゲートマスクパターン４１ｂとその側壁上のサイドウォールスペーサ１１とをマスクとして、ゲート電極用導電膜４０をエッチングする。このエッチングは、ＨＢｒとＯ2とを用いたＲＩＥにより行う。ＨＢｒ及びＯ2の流量をそれぞれ１００ｓｃｃｍ及び２ｓｃｃｍとし、圧力を６６５ｍＰａ（５ｍＴｏｒｒ）とし、プラズマ発生のための高周波電力を３０Ｗとする。
【００３９】
活性領域１の上に、ゲート電極２が残り、活性領域５の上にゲート電極７が残る。ゲート電極２の線幅（ゲート長）Ｗ１は、図３（Ａ）に示した加工最小線幅Ｗ３よりも細い。ゲート電極７の線幅（ゲート長）Ｗ４は、図３（Ａ）に示した加工最小線幅Ｗ３とほぼ等しい。また、図１（Ｂ）に示した間隔Ｗ５は、現像直後のレジストパターンの間隔とほぼ等しい。
【００４０】
ゲート電極２及び７をマスクとして、ソース及びドレインの低濃度領域を形成するためのイオン注入を行う。これにより、低濃度領域３ａ、４ａ、３４ａ及び３５ａが形成される。
【００４１】
図４（Ｆ）に示すように、ゲート電極２とゲートマスクパターン４１ａとの積層構造の側壁上に、酸化シリコンからなるサイドウォールスペーサ２２を形成する。また、ゲート電極７の側壁とサイドウォールスペーサ１１の外周面上に、酸化シリコンからなるサイドウォールスペーサ３２を形成する。サイドウォールスペーサ２２及び３２は、全面に酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることにより形成される。イオン注入を行い、ソース領域３とドレイン領域４、及びソース領域３４とドレイン領域３５を形成する。
【００４２】
イオン注入後、熱リン酸を用いてゲートマスクパターン４１ａ及び４１ｂを除去する。図２に示すように、ソース領域３、３４、ドレイン領域４、３５、ゲート電極２及び７の露出した表面上に、それぞれコバルトシリサイド膜２４、３６、２５、３７、２３及び３３を形成する。
【００４３】
以下に、コバルトシリサイド膜の形成方法について、簡単に説明する。まず、基板の全面上に厚さ１０ｎｍのコバルト膜と厚さ３０ｎｍのＴｉＮ膜とを順番に積層する。熱処理を行い、コバルト膜とシリコンとの界面でシリサイド反応を生じさせる。その後、ＴｉＮ膜及び未反応のコバルト膜を除去する。
【００４４】
上記第１の実施例では、図１（Ａ）に示した論理回路部のＦＥＴのゲート長Ｗ１を、図３（Ａ）に示した最小加工線幅Ｗ３よりも細くすることができる。これにより、論理回路部の高速化を図ることができる。
【００４５】
図１（Ｂ）に示したＳＲＡＭ部のＦＥＴのゲート長Ｗ４は、最小加工線幅Ｗ３とほぼ等しい。また、ゲート電極７の端部とゲート電極９の端部との間隔Ｗ５は、図３（Ａ）のレジストパターン４２及び４３を形成するフォトリソグラフィ工程における最小抜き幅にほぼ等しい。すなわち、ＳＲＡＭ部の各構成部分の寸法は、図３（Ｂ）に示したエッチング工程でゲートマスクパターン４１ａ及び４１ｂを細らせない場合の寸法とほぼ等しい。このため、論理回路部のＦＥＴのゲート長とＳＲＡＭ部のＦＥＴのゲート長とが等しい世代の半導体装置のレチクルを改版することなく、論理回路部のＦＥＴのゲート長のみを短くし、高速化を図ることができる。論理回路部のＦＥＴのゲート長を短くしてもＳＲＡＭ部の各素子の寸法が変動しないため、ＳＲＡＭ部の設計変更を行う必要はない。
【００４６】
また、図１（Ｂ）に示したように、ゲート電極７の端部とゲート電極９の端部との間隔Ｗ５を、最小抜き幅とほぼ同程度に狭くすることができる。このため、ＳＲＡＭ部において、ゲート電極の端部が活性領域内まで後退してしまうという不都合も生じない。
【００４７】
次に、図５及び図６を参照して、本発明の第２の実施例による半導体装置の構造について説明する。
【００４８】
図５（Ａ）は、第２の実施例による半導体装置の論理回路部のＦＥＴの平面図を示す。ゲート電極１０２が活性領域１０１と交差し、活性領域１０１がソース領域１０３とドレイン領域１０４とに区分されている。
【００４９】
図５（Ｂ）は、第１の実施例による半導体装置のＳＲＡＭ部のＦＥＴの平面図を示す。活性領域１０５と１０６とが、相互に平行に配置されている。ゲート電極１０７及び１０８が活性領域１０５と交差し、ゲート電極１０９及び１１０が活性領域１０６と交差している。ゲート電極１０９は、ゲート電極１０７を延長した直線に沿って配置されており、その端部がゲート電極１０７の端部に、間隔Ｗ１５を隔てて対向する。ゲート電極１０８と１１０との相対位置関係は、ゲート電極１０７と１０９との相対位置関係と同様である。ゲート電極１０７〜１１０の上面の、縁近傍を除いた領域上に、それぞれゲートマスクパターン１１１ｂ〜１１４ｂが配置されている。
【００５０】
ゲートマスクパターン１１１ｂ〜１１４ｂの各々のゲート長方向（図５（Ｂ）においては縦方向）の幅Ｗ１２は、図５（Ａ）に示したＦＥＴのゲート長Ｗ１１と等しい。ＳＲＡＭ部のＦＥＴのゲート長Ｗ１４は、論理回路部のＦＥＴのゲート長Ｗ１１よりも長い。
【００５１】
図６の左図及び右図は、それぞれ図５（Ａ）の一点鎖線Ａ６Ｌ−Ａ６Ｌにおける断面図及び図５（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図を示す。
【００５２】
図６に示すように、シリコン基板１２０の活性領域１０１の一部の表面上に、ゲート絶縁膜１２１を介して多結晶シリコンからなるゲート電極１０２が形成されている。ゲート電極１０２の上面は、酸化シリコンからなるゲートマスクパターン１１１ａで覆われている。ゲート電極１０２及びゲートマスクパターン１１１ａの側壁上に、酸化シリコンからなるサイドウォールスペーサ１２２が形成されている。
【００５３】
ゲート電極１０２の両側に、低濃度ドレイン構造（ＬＤＤ構造）のソース領域１０３及びドレイン領域１０４が形成されている。ソース領域１０３及びドレイン領域１０４の上面が、それぞれコバルトシリサイド膜１２４及び１２５で覆われている。
【００５４】
活性領域１０５の一部の表面上に、ゲート絶縁膜１３１を介して多結晶シリコンからなるゲート電極１０７が形成されている。ゲート電極１０７の上面が、窒化シリコンからなるゲートマスクパターン１２３ｂで覆われている。ゲートマスクパターン１２３ｂの上面のうち、縁の近傍を除く領域が、酸化シリコンからなる２層目のゲートマスクパターン１１１ｂで覆われている。ゲート電極１０７、ゲートマスクパターン１２３ｂ及び１１１ｂの側面上に、酸化シリコンからなるサイドウォールスペーサ１３２が形成されている。
【００５５】
ゲート電極１０７の両側に、ＬＤＤ構造のソース領域１３４及び１３５が形成されている。ソース領域１３４及びドレイン領域１３５の上面が、それぞれコバルトシリサイド膜１３６及び１３７で覆われている。
【００５６】
次に、図７及び図８を参照して、第２の実施例による半導体装置の製造方法について説明する。図７及び図８の各図の左図は、図５（Ａ）の一点鎖線Ａ６Ｌ−Ａ６Ｌにおける断面図に対応し、右図は、図５（Ｂ）の一点鎖線Ａ６Ｒ−Ａ６Ｒにおける断面図に対応する。
【００５７】
図７（Ａ）に示したシリコン基板１２０の表面層に、所望のｐ型ウェル及びｎ型ウェルを形成し、ＬＯＣＯＳもしくはシャロートレンチにより素子分離領域を形成する。素子分離領域により、活性領域１０１及び１０５が画定される。
【００５８】
シリコン基板１２０の表面を熱酸化することにより、厚さ４ｎｍのゲート絶縁膜１２１及び１３１を形成する。ゲート絶縁膜１２１及び１３１の上に、多結晶シリコンからなる厚さ１８０ｎｍのゲート電極用導電膜１４０を、ＣＶＤにより形成する。なお、ゲート電極の低抵抗化を図るために、ゲート電極用導電膜１４０を、多結晶シリコン層とタングステンシリサイド（ＷＳｉ）層との２層構造としてもよい。
【００５９】
ゲート電極用導電膜１４０の上に、厚さ５０ｎｍの窒化シリコン膜１２３を、熱ＣＶＤにより形成する。なお、第１の実施例の場合と同様に、プラズマＣＶＤにより厚さ１００ｎｍの窒化シリコン膜を形成してもよい。また、窒化シリコン膜の上もしくは下に、反射防止膜として厚さ３０ｎｍの酸化窒化シリコン膜を形成してもよい。
【００６０】
活性領域１０５上の窒化シリコン膜１２３の表面を、レジストパターン１４２で覆う。活性領域１０１上の窒化シリコン膜１２３の表面は露出している。レジストパターン１４２をマスクとし、活性領域１０１上の窒化シリコン膜１２３をエッチングする。その後、レジストパターン１４２を除去する。
【００６１】
図７（Ｂ）に示すように、基板の全面上に厚さ７０ｎｍの酸化シリコン膜１１１を形成する。
【００６２】
図７（Ｃ）に示すように、酸化シリコン膜１１１の上に、ゲート電極に対応したレジストパターン１４３を形成する。レジストパターン１４３の線幅Ｗ１３は、当該フォトリソグラフィ工程における最小加工線幅に等しい。図７（Ｃ）の右図に示したレジストパターン１４３は、図５（Ｂ）に示したゲート電極１０７に対応する。図７（Ｃ）には表されていないが、図５（Ｂ）に示したゲート電極１０８〜１１０に対応するレジストパターンも形成される。ゲート電極１０７に対応するレジストパターンの端部とゲート電極１０９に対応するレジストパターンの端部との間隔は、当該フォトリソグラフィ工程における最小抜き幅に等しい。
【００６３】
図７（Ｄ）に示すように、レジストパターン１４３をマスクとして、酸化シリコン膜１１１及び窒化シリコン膜１２３をエッチングする。このエッチングは、ＣＦ4とＣＨＦ3とＡｒとの混合ガスを用いた異方性のＲＩＥにより行うことができる。異方性エッチングを行ったのち、酸化シリコン膜１１１のみを等方的にエッチングする。この等方的なエッチングは、例えばダウンフローエッチャを用い、ＣＦ4及びＯ2の流量をそれぞれ８００ｓｃｃｍ及び１３０ｓｃｃｍ、圧力を１３３Ｐａ（１Ｔｏｒｒ）、入力高周波電力を１０００Ｗとした条件で行うことができる。酸化シリコンからなるゲートマスクパターン１１１ａ及び１１１ｂが、その端面から横方向にサイドエッチングされる。
【００６４】
図８（Ｅ）に示すように、活性領域１０１上に、酸化シリコンからなるゲートマスクパターン１１１ａが残り、活性領域１０５上に、窒化シリコンからなるゲートマスクパターン１２３ｂと酸化シリコンからなるゲートマスクパターン１１１ｂとの積層構造が残る。ゲートマスクパターン１１１ａの線幅Ｗ１１は、図７（Ｃ）に示した最小加工線幅Ｗ１３よりも細くなる。ゲートマスクパターン１２３ｂの線幅Ｗ１４は、図７（Ｃ）に示した最小加工線幅Ｗ１３とほぼ等しい。
【００６５】
酸化シリコンの等方的なエッチングを行った後、レジストパターン１４３を除去する。
【００６６】
図８（Ｆ）に示すように、活性領域１０１上においてはゲートマスクパターン１１１ａをマスクとし、活性領域１０５上においてはゲートマスクパターン１２３ｂをマスクとして、ゲート電極用導電膜１４０をエッチングする。活性領域１０１上に、フォトリソグラフィ工程における加工最小線幅よりも細いゲート電極１０２が残る。活性領域１０７上に、フォトリソグラフィ工程における加工最小線幅とほぼ等しい線幅のゲート電極１０７が残る。
【００６７】
ゲート電極１０２及び１０７をマスクとして、ソース及びドレインの低濃度領域を形成するためのイオン注入を行う。これにより、低濃度領域１０３ａ、１０４ａ、１３４ａ及び１３５ａが形成される。
【００６８】
図８（Ｇ）に示すように、ゲート電極１０２とゲートマスクパターン１１１ａとの積層構造の側壁上に、酸化シリコンからなるサイドウォールスペーサ１２２を形成する。また、ゲート電極１０７、ゲートマスクパターン１２３ｂ及び１１１ｂの側壁上に、酸化シリコンからなるサイドウォールスペーサ１３２を形成する。イオン注入を行い、ソース領域１０３とドレイン領域１０４、及びソース領域１３４とドレイン領域１３５を形成する。
【００６９】
イオン注入後、図６に示したように、ソース領域１０３、１３４、及びドレイン領域１０４、１３５の露出した表面上に、それぞれコバルトシリサイド膜１２４、１３６、１２５、及び１３７を形成する。
【００７０】
第２の実施例による半導体装置においても、第１の実施例の場合と同様に、図５（Ａ）に示した論理回路部のＦＥＴのゲート長Ｗ１１を、フォトリソグラフィ工程における最小加工線幅よりも短くすることができる。また、図５（Ｂ）に示したＳＲＡＭ部のＦＥＴのゲート長Ｗ１４を、最小加工線幅とほぼ等しくすることができる。また、ゲート電極１０７の端部とゲート電極１０９の端部との間隔Ｗ１５は、フォトリソグラフィ工程における最小抜き幅とほぼ等しい。このため、第２の実施例は、第１の実施例と同様の効果を奏する。
【００７１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、基板表面内のある領域においては、ＦＥＴのゲート長を、フォトリソグラフィ工程における最小加工線幅よりも短くし、他の領域においては、ＦＥＴのゲート長を、フォトリソグラフィ工程における最小加工線幅とほぼ等しくすることができる。ゲート長を短くした領域の集積回路の動作速度を向上させることができる。また、他の領域においては、ゲート長を短くした影響を受けることなく、従来からの設計を踏襲することができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の平面図である。
【図２】第１の実施例による半導体装置の断面図である。
【図３】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図４】第１の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図５】第２の実施例による半導体装置の平面図である。
【図６】第２の実施例による半導体装置の断面図である。
【図７】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その１）である。
【図８】第２の実施例による半導体装置の製造方法を説明するための基板の断面図（その２）である。
【図９】従来の半導体装置の製造方法により、論理回路部とＳＲＡＭ部とを有する半導体装置を作製したときのＦＥＴ部分の平面図である。
【符号の説明】
１、５、６、１０１、１０５、１０６ 活性領域
２、７、８、９、１０、１０２、１０７、１０８、１０９、１１０ ゲート電極３、３４、１０３、１３４ ソース領域
４、３５、１０４、１３５ ドレイン領域
１１、１２、１３、１４ 尾根状構造物
２０、１２０ シリコン基板
２１、３１、１２１、１３１ ゲート絶縁膜
２２、３２、１２２、１３２ サイドウォールスペーサ
２３、２４、２５、３３、３６、３７、１２４、１２５、１３６、１３７ コバルトシリサイド膜
４０、１４０ ゲート電極用導電膜
４１、１２３ 窒化シリコン膜
４１ａ、４１ｂ、１１１ａ、１１１ｂ〜１１４ｂ、１２３ｂ ゲートマスクパターン
４２、４３、４４、１４２、１４３ レジストパターン
１１１ 酸化シリコン膜
Claims (10)
- 表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、
前記第１及び第２の領域上のゲート電極用導電膜の上に、それぞれ第１の絶縁材料からなる第１及び第２のゲートマスクパターンを形成する工程と、
前記第１及び第２のゲートマスクパターンの側壁上に、前記第１の絶縁材料とはエッチング耐性の異なる第２の絶縁材料からなるサイドウォールスペーサを形成する工程と、
前記第２の領域を、マスクパターンで覆う工程と、
前記マスクパターンをマスクとして、第１のゲートマスクパターンの側壁上のサイドウォールスペーサを除去する工程と、
前記マスクパターンを除去する工程と、
前記第１のゲートマスクパターン、第２のゲートマスクパターン、及び第２のゲートマスクパターンの側壁上に形成されているサイドウォールスペーサをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１及び第２のゲート電極を残す工程と
を有する半導体装置の製造方法。 - 前記第１及び第２のゲートマスクパターンを形成する工程が、
前記ゲート電極用導電膜の上に、第１の絶縁材料からなるゲートマスク層を形成する工程と、
前記ゲートマスク層の上に、レジスト膜を形成する工程と、
前記レジスト膜を露光、現像し、前記第１のゲートマスクパターンに対応する第１のレジストパターン、前記第２のゲートマスクパターンに対応する第２のレジストパターン、及び前記第２のレジストパターンの延長線に沿って配置され、該第２のレジストパターンと端部同士を対向させた第３のレジストパターンを残す工程であって、該第１〜第３のレジストパターンが当該露光、現像工程における最小加工線幅であり、前記第２のレジストパターンの端部と第３のレジストパターンの端部との間隔が、当該露光、現像工程における最小抜き幅であるように設定されている前記第１〜第３のレジストパターンを残す工程と、
前記第１〜第３のレジストパターンをマスクとして、前記ゲートマスク層をエッチングし、前記第１〜第３のレジストパターンに対応した第１〜第３のゲートマスクパターンを残す工程と
を含む請求項１に記載の半導体装置の製造方法。 - 前記第１〜第３のゲートマスクパターンを形成する工程において、前記第１〜第３のゲートマスクパターンの線幅が、前記第１〜第３のレジストパターンの線幅よりも細くなるように前記ゲートマスク層をエッチングして、該第１〜第３のゲートマスクパターンを形成し、
前記サイドウォールスペーサを形成する工程において、前記第２のゲートマスクパターンとその側壁上に形成されたサイドウォールスペーサとの合計の線幅が現像直後の前記第１〜第３のレジストパターンの線幅と等しくなるように、前記サイドウォールスペーサを形成する請求項２に記載の半導体装置の製造方法。 - 表面内に第１の領域と第２の領域とが画定された半導体基板と、
前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、
前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート電極の上面上に、絶縁材料で形成され、ゲート電極の縁に沿って延在する尾根状構造物と
を有する半導体装置。 - 前記尾根状構造物の、ゲート長方向と交差する方向に延在する２つの部分の間隔が、前記第１の電界効果トランジスタのゲート長と等しい請求項４に記載の半導体装置。
- さらに、前記第２の電界効果トランジスタのゲート電極の上面のうち、前記尾根状構造物の配置されていない領域が金属シリサイド膜で被覆されている請求項４または５に記載の半導体装置。
- 表面内に、相互にチャネル長の異なる電界効果トランジスタが形成される第１の領域と第２の領域とが画定された半導体基板の表面上に、ゲート電極用導電膜を形成する工程と、
前記ゲート電極用導電膜の上面のうち、前記第２の領域を、第１の材料からなる第１のマスク膜で覆う工程と、
前記ゲート電極用導電膜の第１の領域上及び前記第１のマスク膜上に、前記第1の材料とはエッチング耐性の異なる第２の材料からなる第２のマスク膜を形成する工程と、
前記第１及び第２の領域上の前記第２のマスク膜の上に、ゲート電極に対応するレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記第２のマスク膜及び第１のマスク膜をエッチングし、第１の領域上に、前記第２のマスク膜からなる第１のゲートマスクパターンを残し、第２の領域上に、前記第１のマスク膜と第２のマスク膜との積層構造を有する第２のゲートマスクパターンを残す工程と、
前記第１及び第２のゲートマスクパターンを構成する第２のマスク膜の一部をサイドエッチングする工程と、
前記第１及び第２のゲートマスクパターンをマスクとして、前記ゲート電極用導電膜をエッチングし、前記第１及び第２の領域上に、それぞれ第１の及び第２のゲート電極を残す工程と
を有する半導体装置の製造方法。 - 前記レジストパターンを形成する工程において、前記第２の領域上に、端部同士が対向する２つのレジストパターンを形成し、前記第１の領域上に形成するレジストパターンの幅が当該工程における加工最小線幅であり、前記第２の領域上に形成する２つのレジストパターンの端部同士の間隔が、当該工程における最小抜き幅である請求項７に記載の半導体装置の製造方法。
- 表面内に第１の領域と第２の領域とが画定された半導体基板と、
前記半導体基板の表面の第１の領域上に形成されたゲート電極を有する第１の電界効果トランジスタと、
前記半導体基板の表面の第２の領域上に形成され、前記第１の電界効果トランジスタとはゲート長が異なるゲート電極を有する第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのゲート電極の上に配置され、外周が、下のゲート電極の縁に整合しており、第１の材料で形成された第１の膜と、
前記第１の膜の上に配置され、外周が前記第１の膜の外周よりも内側に位置し、前記第１の材料とはエッチング耐性の異なる第２の材料で形成された第２の膜と、
前記第１の電界効果トランジスタのゲート電極の上に配置され、外周が、その下のゲート電極の外周に整合し、前記第２の材料で形成された第３の膜と
を有する半導体装置。 - 前記第２の膜の、ゲート長方向の幅が、前記第３の膜の、ゲート長方向の幅と等しい請求項９に記載の半導体装置。
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