KR20040098106A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 비휘발성 메모리 장치의 제조 방법은 먼저, 반도체 기판 상에 제1 절연막 및 제1 도전층을 순차적으로 형성한다. 다음, 제1 도전층을 제1 방향으로 일차 식각한다. 다음, 일차 식각된 제1 도전층 상에 제2 절연막을 형성한다. 다음, 제1 절연막 및 일차 식각된 제1 도전층을 제2 방향으로 이차 식각한다. 다음, 제1 도전성 패턴의 측벽을 산화시켜 제1 도전성 패턴의 측벽에 산화막을 형성한다. 다음, 쌍으로 형성된 제1 도전성 패턴 사이의 반도체 기판에 소스 영역을 형성한다. 다음, 제1 도전성 패턴 및 제2 절연막을 포함하는 반도체 기판 상에 제2 도전층을 형성한다. 제2 도전성 패턴은 별도의 사진 식각 공정을 사용하지 않고, 화학 기상 증착 공정 및 전면 에칭 공정에 의해 스페이서 형태로 형성한다. 다음, 제2 도전성 패턴의 주변의 반도체 기판 상에 드레인 영역을 형성한다. 본 발명의 실시예는 제어 게이트의 형성을 별도의 식각 공정을 사용하지 않고, 또한 상기 제어 게이트와 동시에 형성되는 소스 라인을 소자 격리 영역에서 소자간을 전기적으로 연결하는 도전성 라인으로 이용함으로써 고집적을 이루고, 공정을 단순화할 수 있다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 더욱 상세하게는 바 타입(Bar Type)의 트랜치 에치(Trench Etch)로 소자 격리를 구현한 비휘발성 메모리 장치 및 상기 메모리 장치를 간단하게 제조하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 끊어져도 기억 내용을 간직하는 메모리 장치로, 일반적으로 스택형(stacked type)과 스플릿 게이트형(split gate type) 플래시 메모리로 구별된다.
스플릿 게이트형 플래시 메모리(Split Gate flash momory)는 플로팅 게이트(floating gate)와 제어 게이트(control gate)가 분리된 구조를 갖는다. 또한, 일반적으로 소자의 격리를 아일랜드 타입(Island Type)의 트랜치 에치(Trench Etch)나, 바 타입(Bar Type)의 트랜치 에치를 통해 구현한다.
한편, 아일랜드 타입의 트랜치 에치로 메모리 소자의 격리를 구현하는 경우에는, 섬 모양으로 형성된 각각 소자 격리 구역의 모서리 부분이 라운드 지게 되는데, 이는 소자 격리 구역을 형성하기 위한 사진 공정 특성상, 모서리 부분이 많이 식각되어, 바람직한 사각형 모양을 형성하기 어렵다.
따라서, 소자 격리 영역을 바 타입의 트랜치 에치를 통하여 형성하는 것이 더 일반적인데, 바 타입의 트랜치 에치로 메모리 소자의 격리를 구현하는 경우에는 상기 메모리 소자의 소스 영역을 전기적으로 연결하는 도전성 라인인 소스 라인을 형성하여야 하는데, 상기 소스 라인 형성을 위해서는 별도의 복잡한 소스 라인 패터닝 공정을 진행해야 하여, 공정 과정이 복잡한 문제점이 있었다.
본 발명의 목적은, 제어 게이트와 소스라인이 같은 층으로 형성되어, 바 타입의 소자 격리 영역에 의해 분리된 메모리 소자의 각각의 소스 라인이 전기적으로 연결되는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은, 공정을 단순화하고 고집적을 이루기 위한 것으로, 제어 게이트를 별도의 식각 공정을 진행하지 않고, 화학 기상 증착 공정 및 전면 에칭 공정으로 제어 게이트와 소스라인을 동시에 형성하는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 2는 도 1에서의 A-A' 선에 대한 단면도이다.
도 3은 도 1에서의 B-B' 선에 대한 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 공정도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 활성 영역 101: 소자 격리 영역
110: 제1 절연막 200: 제1 도전층
220: 제2 절연막 240: 산화막
300: 제2 도전층 310: 제어 게이트
320: 소스 라인 400: 소스 영역
420: 드레인 영역
상기한 본 발명의 하나의 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는, 활성 영역과 소자 격리 영역으로 분리된 반도체 기판상의 상기 활성 영역 상부에 쌍으로 형성된 플로팅 게이트; 상기 플로팅 게이트와 절연되어 형성된 제어 게이트 및 소스 라인; 반도체 기판 상의 상기 쌍으로 형성된 플로팅 게이트 사이에 형성된 소스 영역; 및 상기 반도체 기판 상의 제어 게이트 주변에 형성된 드레인 영역을 포함하고, 상기 소스 라인은 상기 소자 격리 영역 상부에도 형성되어 다수의 상기 소자들을 전기적으로 연결한다.
여기서, 상기 제어 게이트 및 상기 소스 라인은 동일한 물질로 동시에 형성된 것이 바람직하며, 상기 제어 게이트 및 상기 소스 라인은 폴리 실리콘 또는 폴리 사이드 물질로 형성될 수 있다.
또한, 상기 플로팅 게이트 측벽에 산화막이 형성되고, 상기 플로팅 게이트 상면에는 질화막이 형성된 것이 바람직하며, 상기 산화막은 상기 플로팅 게이트에 대하여 내측으로 라운드진 형태로 형성된 것이 바람직하다.
또, 상기 플로팅 게이트는 폴리 실리콘 또는 폴리 사이드 물질로 형성될 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판 상에 제1 절연막 및 제1 도전층을 형성하는 단계; 반도체 기판 상의 제1 도전층을 제1 방향으로 일차 식각하는 단계; 상기 일차 식각된 제1 도전층에 제2 절연막을 형성하는 단계; 상기 제1 절연막 및 상기 일차 식각된 제1 도전층을 제2 방향으로 이차 식각하여 제1 도전성 패턴을 형성하는 단계; 상기 제1 도전성 패턴의 측벽을 산화시켜 산화막을 형성하는 단계; 상기 제1 도전성 패턴에 인접하는 상기 반도체 기판에 소스 영역을 형성하는 단계; 상기 제1 도전성 패턴 및 제2 절연막을 포함하는 반도체 기판 상에 제2 도전층을 형성하는 단계; 및 상기 제2 도전성 패턴 주변의 상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
이때, 상기 제2 도전성 패턴을 형성하는 단계는, 화학 기상 증착 공정 및 전면 에칭 공정에 의해 스페이서 형태로 상기 제2 도전성 패턴을 형성하는 것이 바람직하다.
여기서, 상기 제2 도전성 패턴이 형성되는 상기 소스 영역 상부의 간격이 좁아 상기 소스 영역 상부의 상기 제2 도전성 패턴의 형태는 스페이서 형태의 패턴이 연결된 구조를 갖도록 하는 것이 바람직하다.
상기 제1 절연막은 산화막 또는 질화막의 단일막 또는 이들의 복합막으로 형성될수 있으며, 상기 제1 도전성 패턴은 폴리 실리콘 또는 폴리 사이드 물질로 형성될 수 있다.
또한, 상기 제2 절연막이 질화막인 것이 바람직하며, 상기 제2 도전성 패턴은 폴리 실리콘 또는 폴리 사이드 물질로 형성될 수 있다.
또, 상기 소스 영역을 형성하는 단계 및 드레인 영역을 형성하는 단계는, 상기 소스 영역 및 상기 드레인 영역을 이온 주입 방법으로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 평면도이고, 도 2는 도 1에서의 A-A' 선에 대한 단면도이고, 도 3은 도 1에서의 B-B' 선에 대한 단면도이다.
이하에서는, 설명의 편의를 위하여 도 1의 A-A' 방향을 제1 방향이라 하고, B-B' 방향을 제2 방향이라 한다.
도 1 내지 도 3에서와 같이, 반도체 기판 위의 제1 방향으로 활성 영역(100)을 한정하기 위한 바 타입(Bar Type)의 소자 격리 영역(101)이 형성되어 있다. 소자 격리는 트랜치 에치(Trench Etch)를 통해 구현되며, 상기 소자 격리 영역(101)은 에치를 통한 바 타입의 홈에 절연층이 형성되어 있는 구조이다.
상기 활성 영역(100) 상부에는 제1 절연막(110)이 형성되어 있고, 그 상부에 제1 전극인 플로팅 게이트(200)가 형성되어 있다. 여기서 제1 절연막(101)은 산화막(oxide) 또는 질화막(nitride) 등의 단일막으로 형성될 수 있으며, 이들의 복합막으로 이루어질 수도 있다.
플로팅 게이트(200)의 측벽은 산화막(240)이 형성되어 있고, 플로팅 게이트(200) 상면에는 질화막(220)이 형성되어 있다. 여기서, 산화막(240)은 플로팅 게이트(200)에 대하여 내측으로 라운드진 형태로 형성되어 플로팅 게이트(200)는 뾰족한 에지를 갖는다.
상기 산화막, 질화막(240, 220)으로 덮혀 있으며, 쌍으로 형성된 상기 플로팅 게이트(200) 사이와 그 주변부의 상기 제1 절연막(110) 상부에는 제2 전극인 제어 게이트(310)와 소스 라인(320)이 스페이서 형태로 형성되어 있다. 여기서, 상기 제어 게이트(310)와 소스 라인(320)은 같은 층에 동시에 형성된 것으로 폴리 실리콘 또는 폴리 사이드 물질로 형성되어 있다.
또한, 상기 제어 게이트(310)와 소스 라인(320)은 상기 바 타입의 소자 격리 영역(101)에 의해 분리된 메모리 소자의 각각의 제어 게이트 및 소스 영역을 각각 전기적으로 연결하는 역할을 수행한다.
상기 플로팅 게이트(200) 사이의 반도체 기판 상에는 소스 영역(400)이 형성되어 있으며, 상기 제어 게이트(310) 주변의 반도체 기판 상에는 드레인 영역(420)이 형성되어 있다. 드레인 영역(420)은 저농도 드레인(421), 고농도 드레인(422)으로 분리될 수 있으며, 상기 저농도 드레인(421) 상부에는 스페이서(410)가 형성되어있다.
그러면, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대하여 도 4a 내지 도 4g와 앞서의 도 1 및 도 3을 참조하여 설명한다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조 공정도로서, 도 4a 내지 도 4c는 도 1에서의 A-A' 선에 대한 단면도들이고, 도 4d 내지 도 4g는 도 1에서의 B-B' 선에 대한 단면도들이다.
먼저, 도 1 및 도 4a에서와 같이, 반도체 기판(100) 상에 제1 절연막(110) 및 제1 도전층(200)을 순차적으로 형성한다. 여기서, 제1 절연막(110)은 산화막 또는 질화막 또는 이들의 복합막으로 이루어진 것이 바람직하며, 제1 도전층(200)은 폴리실리콘 또는 폴리사이드로 이루어진 것이 바람직하다. 제1 도전층(200)은 화학 기상 증착 공정, 물리 기상 증착 공정 또는 스퍼터링 공정 등의 방법을 이용하여 형성한다. 제1 도전층(200)은 후에 패터닝되어 비휘발성 메모리 장치의 플로팅 게이트의 역할을 한다.
다음, 도 4b에서와 같이, 반도체 기판(100) 상에 형성된 제1 도전층(200)을 제1 방향으로 일차 식각한다. 구체적으로, 제1 도전층(200) 상에 질화막을 형성한 다음, 질화막 상에 감광막 패턴을 형성한다. 이어서, 제1 도전층(200)을 제1 방향으로 사진 식각 공정을 통하여 식각하고, 필드 영역이 될 부분까지 에칭하여 소자 격리 영역(101)을 형성한다. 이때, 소자 격리 영역(101) 상에는 산화막이 적층되고, 제1 도전층(200) 상의 질화막은 제거된다.
이러한 제1 도전층(200)의 제1 방향으로의 일차 식각을 통하여, 바 타입(Bar Type)의 소자 격리 영역(101)과 활성 영역(100)이 구분되어 진다. 이로써, 상기 활성 영역(100)과 플로팅 게이트가 형성될 제1 도전층(200)의 제1 방향 얼라인 문제가 해결된다.
다음, 도 4c에서와 같이, 상기 일차 식각된 제1 도전층(200) 상에 제2 절연막(220)을 형성한다. 제2 절연막(220)은 질화막인 것이 바람직하며, 구체적으로는 Si3N4,SiNX,, SiON 등을 플라즈마 증대 화학 기상 증착(PECVD) 공정과 같은 화학적 기상 증착 공정 또는 스퍼터링 공정과 같은 물리적 기상 증착법 등을 이용하여 형성한다.
다음, 도 4d에서와 같이, 제1 절연막(110) 및 상기 일차 식각된 제1 도전층(200)을 제2 방향으로 이차 식각한다. 도 4d는 도 1의 비휘발성 메모리 장치의 평면도에서 B-B'방향(제2 방향)의 단면도로서, 제2 절연막(220) 상에 감광막을 도포하고, 제2 방향으로 상기 일차 식각된 제1 도전층(200)을 식각함으로써 플래시 메모리 장치에서 플로팅 게이트로 기능하는 제1 도전성 패턴(200)을 형성한다.
다음, 도 4e에서와 같이, 제1 도전성 패턴(200)의 측벽을 산화시켜 제1 도전성 패턴(200)의 측벽에 산화막(240)을 형성한다. 산화막(240)은 제1 도전성 패턴(200)의 측벽을 산화시켜 형성되는 산화막이며, 산화막(240)은 제1 도전성 패턴(200)에 대하여 내측으로 라운드진 형태로 형성되어 제1 도전성 패턴(200)이 뾰족한 에지를 가지게 된다. 산화막(240)은 열 산화법이나 실리콘 부분 산화법 등으로 형성된다. 또한, 산화막(240)은 제1 도전성 패턴(200)과 후속하여 형성되는 컨트롤 게이트인제2 도전성 패턴(300) 사이에 개지되는 절연막 역할을 한다. 이 때, 제1 도전성 패턴(200)은 뾰족한 에지를 가짐으로써, 플로팅 게이트의 팁이 형성되는 결과를 가져온다. 이러한 에지의 뾰족함으로 인하여 플로팅 게이트에서 컨트롤 게이트로의 전자 이동 속도가 향상되고, 전체적인 비휘발성 메모리의 속도가 빨라지게 된다.
다음, 도 4f에서와 같이, 쌍으로 형성된 제1 도전성 패턴(200) 사이의 반도체 기판(100)에 소스 영역(400)을 형성한다. 이때, 소스 영역(400)의 형성은, 감광막을 도포하고, 소스 영역(400)이 형성될 부분 상부의 감광막을 패터닝하여 이를 마스크로 사용하고, 이온 주입 공정을 이용하여 불순물을 기판(100)에 주입함으로써 이루어진다.
다음, 도 4g에서와 같이, 제1 도전성 패턴(200) 및 제2 절연막(220)을 포함하는 반도체 기판(100) 상에 제2 도전층(300)을 형성한다. 여기서, 제2 도전층(300)은 폴리 실리콘 또는 폴리 사이드 물질을 사용하여, 화학 기상 증착(CVD) 공정으로 형성한다. 구체적으로, 제2 도전성 패턴(300)은 별도의 사진 식각 공정을 사용하지 않고, 상기 화학 기상 증착 공정 및 전면 에칭 공정에 의해 스페이서 형태로 형성한다. 이 때, 쌍으로 형성된 플로팅 게이트 사이의 간격은 인접 셀과의 간격보다 좁게 형성되어 있어, 플로팅 게이트 사이에 형성되는 제2 도전성 패턴(320)의 형태는 스페이서 형태의 패턴이 연결된 구조로 형성된다.
이로써, 플로팅 게이트인 제1 도전성 패턴(200)과 제어 게이트인 제2 도전성 패턴(310)의 얼라인 문제를 자연스럽게 해결할 수 있게 되며, 동시에 소스 영역 상에 위치하는 제2 도전성 패턴(320)을 소스 라인으로 이용하여 복잡한 소스 라인 공정이 불필요하게 되어 공정을 단순화할 수 있다. 여기서, 소스 라인(320)은 상기 바 타입의 소자 격리 영역(101)의 의해 분리된 메모리 소자의 소스 영역을 전기적으로 연결해주는 기능을 한다. 또한, 상기 제어 게이트(310)도 상기 바 타입의 소자 격리 영역(101)에 의해 분리된 메모리 소자의 각각의 제어 게이트를 전기적으로 연결하는 워드 라인의 역할을 한다.
다음, 앞서의 도 3에서와 같이, 제2 도전성 패턴(300)의 주변의 반도체 기판(100) 상에 드레인 영역(420)을 형성한다. 드레인 영역(420)은 이온 주입 공정을 이용하여 불순물을 기판(100)에 주입함으로써 형성된다. 더욱 상세하게, 제어 게이트(310)를 마스크로 하여, 저농도의 불순물을 주입하여 저농도 드레인 영역(421)을 형성하고, 이어 그 도핑된 상부에 스페이서(410)를 형성한다. 다음, 스페이서(410)를 마스크로 하여 고농도의 불순물을 주입하여 고농도 드레인 영역(422)을 형성한다.
이어서, 실리사이드 공정 및 메탈 공정을 통하여, 제2 도전성 패턴(300)의 상부 및 주변에 금속 배선(도시하지 않음)과 드레인 콘택(도시하지 않음)을 형성하여 비휘발성 메모리 장치를 완성한다.
따라서, 본 발명의 실시예는 제어 게이트(310)의 형성을 별도의 식각 공정을 사용하지 않고, 또한 상기 제어 게이트(310)와 동시에 형성되는 소스 라인(320)을 소자 격리 영역(101)에서 소자간을 전기적으로 연결하는 도전성 라인으로 이용함으로써 고집적을 이루고, 공정을 단순화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.
본 발명의 비휘발성 메모리 장치는 제어 게이트와 소스라인이 같은 층으로 형성되어, 바 타입의 소자 격리 영역에 의해 분리된 메모리 소자의 각각의 소스 라인이 전기적으로 연결될 수 있으며, 제조 방법은 제어 게이트를 별도의 식각 공정을 진행하지 않고, 화학 기상 증착 공정 및 전명 에칭 공정으로 제어 게이트와 소스라인을 동시에 형성하여 공정과정을 단순화하고 고집적을 이룰 수 있다.
Claims (14)
- 활성 영역과 소자 격리 영역을 포함하는 비휘발성 메모리 장치에 있어서,상기 활성 영역 상부에 쌍으로 형성된 플로팅 게이트;상기 플로팅 게이트와 절연되어 형성된 제어 게이트 및 소스 라인;반도체 기판 상의 상기 쌍으로 형성된 플로팅 게이트 사이에 형성된 소스 영역; 및상기 반도체 기판 상의 제어 게이트 주변에 형성된 드레인 영역;을 포함하고, 상기 소스 라인은 상기 소자 격리 영역 상부에도 형성되어 다수의 상기 소자들을 전기적으로 연결하는 비휘발성 메모리 장치.
- 제1항에서,상기 제어 게이트 및 상기 소스 라인은 동일한 물질로 동시에 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
- 제2항에서,상기 제어 게이트 및 상기 소스 라인은 폴리 실리콘 또는 폴리 사이드 물질로 형성된 비휘발성 메모리 장치.
- 제1항에서,상기 플로팅 게이트 측벽에 산화막이 형성되고, 상기 플로팅 게이트 상면에는 질화막이 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
- 제4항에서,상기 산화막은 상기 플로팅 게이트에 대하여 내측으로 라운드진 형태로 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
- 제1항에서,상기 플로팅 게이트는 폴리 실리콘 또는 폴리 사이드 물질로 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판 상에 제1 절연막 및 제1 도전층을 형성하는 단계;반도체 기판 상의 제1 도전층을 제1 방향으로 일차 식각하는 단계;상기 일차 식각된 제1 도전층에 제2 절연막을 형성하는 단계;상기 제1 절연막 및 상기 일차 식각된 제1 도전층을 제2 방향으로 이차 식각하여 제1 도전성 패턴을 형성하는 단계;상기 제1 도전성 패턴의 측벽을 산화시켜 산화막을 형성하는 단계;상기 제1 도전성 패턴에 인접하는 상기 반도체 기판에 소스 영역을 형성하는 단계;상기 제1 도전성 패턴 및 제2 절연막을 포함하는 반도체 기판 상에 제2 도전층을 형성하는 단계; 및상기 제2 도전성 패턴 주변의 상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 제2 도전성 패턴을 형성하는 단계는, 화학 기상 증착 공정 및 전면 에칭 공정에 의해 스페이서 형태로 상기 제2 도전성 패턴을 형성하는 비휘발성 메모리 장치의 제조 방법.
- 제8항에서,상기 제2 도전성 패턴이 형성되는 상기 소스 영역 상부의 간격이 좁아 상기 소스 영역 상부의 상기 제2 도전성 패턴의 형태는 스페이서 형태의 패턴이 연결된 구조를 갖도록 하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 제1 절연막은 산화막 또는 질화막의 단일막 또는 이들의 복합막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 제1 도전성 패턴은 폴리 실리콘 또는 폴리 사이드 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 제2 절연막이 질화막인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 제2 도전성 패턴은 폴리 실리콘 또는 폴리 사이드 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제7항에서,상기 소스 영역을 형성하는 단계 및 드레인 영역을 형성하는 단계는, 상기 소스 영역 및 상기 드레인 영역을 이온 주입 방법으로 형성하는 비휘발성 메모리 장치의 제조 방법.
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2003
- 2003-05-13 KR KR1020030030196A patent/KR20040098106A/ko active IP Right Grant
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