KR20080002037A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 반도체 기판 상부에 다층의 절연막 증착 후 듀얼 다마신(dual damascene) 공정에 의해 듀얼 다마신 패턴을 형성하고, 상기 듀얼 다마신 패턴 사이의 노출된 반도체 기판 상부에 터널 산화막을 형성하고, 상기 터널 산화막을 포함한 듀얼 다마신 패턴 상부에 플로팅 게이트용 도전막을 형성함으로써 플로팅 게이트 형성 공정을 단순화하고, 동시에 모트(moat) 발생을 방지하고, 유효 필드 산화막 두께(EFH;Effective Field oxide Height)에 기인한 소자간 간섭 현상을 최소화하여 소자의 신뢰성을 향상시킬 수 있다.
비휘발성 메모리 소자, 플로팅 게이트, 다마신
Description
도 1은 본 발명에 따른 비휘발성 메모리 소자의 평면도이다.
도 2는 도 1을 A-A로 절취한 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 비휘발성 메모리 소자의 게이트 전극 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 105 : 소자분리막
110a : 절연막 패턴 116 : 듀얼 다마신 패턴
120 : 터널 산화막 130 : 플로팅 게이트
140 : 유전체막 150 : 컨트롤 게이트
160 : 게이트 전극
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 듀얼 다마신(dual damascene) 공정에 의한 듀얼 다마신 패턴을 이용하여 플로팅 게이트를 형성하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자의 셀에 저장된 정보는 전원이 차단될지라도 소멸되지 않는다. 이러한 비휘발성 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막(tunnel oxide), 플로팅 게이트(floating gate) 및 컨트롤 게이트(control gate)와 두 게이트 사이를 격리시키는 절연체로 이루어진다.
일반적으로 비휘발성 메모리 소자의 플로팅 게이트를 형성하는 방법 중 컨벤션얼 방법(conventional method)은 실리콘 기판 상에 미세 트렌치 분리막(Shallow Trench Isolation;STI)을 형성한 후 플로팅 게이트를 형성하는 방법으로서 식각액에 의해 플로팅 게이트 하부의 터널 산화막이 과잉 식각되어 모트(moat)가 발생되고, 플로팅 게이트 상호간 유효 필드 산화막 두께(Effective Field oxide Height;EFH)가 낮아 소자간 간섭 현상이 크고, 디자인 룰이 감소되면서 게이트 형성 시 소자간 마진 부족에 의한 한계가 있다.
또한, 자기 정렬 방법(self-align method)은 기판 상에 플로팅 게이트를 위한 제1 폴리실리콘막을 형성한 후 소자분리막(STI;Shallow Trench Isolation)을 형성하고, 그 상부에 플로팅 게이트용 제2 폴리실리콘막 형성을 통해 플로팅 게이트를 형성하는 방법으로서, 커플링 비(coupling ratio) 증가를 위한 플로팅 게이트의 두께 제어를 위해 플로팅 게이트 형성시 2회에 걸친 폴리실리콘 증착 공정을 실시하므로 공정이 복잡하며, 이로 인해 생산성이 저하되는 문제점을 안고 있다.
뿐만아니라, 컨트롤 게이트용 폴리실리콘막 증착 전에 120℃~180℃의 고온의 인산용액을 이용하여 질화막 스트립 이후에 세정 공정을 진행하는 과정에서 활성 영역과 필드 영역의 경계 지역에 형성된 필드 산화막이 과잉 손실되어 모트가 발생되며, 이는 후속 공정의 워드라인 형성 공정에서 공정 불량을 유발하는 원인이 된다.
본 발명은 듀얼 다마신 공정에 의한 듀얼 다마신 패턴을 이용하여 플로팅 게이트를 형성함으로써 플로팅 게이트의 형성 공정을 단순화함과 동시에 모트 발생을 방지하고, 유효 필드 산화막의 두께에 기인한 소자의 간섭 현상을 최소화할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자는, 반도체 기판 상부에 소정 간격 이격되어 형성된 절연막 패턴, 상기 절연막 패턴 사이의 노출된 상기 반도체 기판 상부에 형성된 터널 산화막, 상기 터널 산화막을 포함한 상기 절연막 패턴 상부에 형성된 플로팅 게이트, 상기 플로팅 게이트를 포함한 상기 절연막 패턴 상부에 형성된 유전체막, 및 상기 유전체막 상부에 형성된 컨트롤 게이트를 포함한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자 의 제조 방법은, 반도체 기판 상부에 제1, 제2 및 제3 절연막을 적층하는 단계, 상기 제1, 제2 및 제3 절연막을 패터닝하여 듀얼 다마신 패턴을 형성하는 단계, 상기 듀얼 다마신 패턴 사이의 노출된 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계, 상기 터널 산화막을 포함한 듀얼 다마신 패턴 상부에 플로팅 게이트를 형성하는 단계, 상기 듀얼 다마신 패턴의 제3 및 제2 절연막 패턴을 제거하는 단계, 상기 플로팅 게이트를 포함한 상기 제1 절연막 패턴 상부에 유전체막을 형성하는 단계, 및 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.
도 1은 본 발명에 따른 비휘발성 메모리 소자의 평면도이고, 도 2는 도 1을 A-A로 절취한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 횡방향으로 활성 영역을 한정하는 소자분리막(105)이 일정 간격 이격되어 형성되며, 종방향으로 활성 영역에 소자분리막(105)과 수직한 게이트 전극의 컨트롤 게이트(150)가 형성된다. 컨트롤 게이트(150) 하부에는 컨트롤 게이트(150)에 의해 고립된 섬(island) 형상으로 게이트 전극의 플로팅 게이트(130)가 형성된다.
도 2를 참조하면, 반도체 기판(100) 상부에 일정 간격 이격되어 절연막 패턴(110a)이 형성되고, 절연막 패턴(110a) 사이의 노출된 반도체 기판(100) 상부에는 터널 산화막(120)이 형성된다.
여기서, 절연막 패턴(110a)은 실리콘 산화막(SiO2)으로 이루어지며, 절연막 패턴(110a)의 두께(d1)는 유효 필드 산화막 두께(EFH)로 정의되며, 소자간 간섭 현상을 최소화하면서 효과적인 셀 특성을 위하여 300 내지 600Å으로 형성된다.
터널 산화막(120)은 게이트 영역의 유전체 역할을 하는 산화막으로서 양질의 순수한 실리콘 산화막(SiO2)으로 형성되며, 60 내지 80Å의 두께(d2)로 형성된다.
터널 산화막(120)을 포함한 절연막 패턴(110a) 상부의 소정 영역에는 하부에 볼록부를 갖는 섬 형상으로 플로팅 게이트(130)가 형성된다.
본 발명에 따른 플로팅 게이트(130)는 듀얼 다마신 공정이 선행된 후 형성되기 때문에 커플링 비를 위한 플로팅 게이트(130)의 싸이즈(size) 제어가 용이하므로 단일층으로 형성된다.
플로팅 게이트(130) 상부에는 산화막-질화막-산화막(Oxide-Nitride-Oxide;이하'ONO'라 칭함)이 적층된 구조의 유전체막(140)이 형성되며, 후속한 공정에서 형성되는 컨트롤 게이트(150)와 플로팅 게이트(130)를 절연시키는 절연체 역할을 한다. 이로 인해, 플로팅 게이트(130)는 절연막 패턴(110a), 터널 산화막(120) 및 유전체막(140)에 의해 고립되는 형상을 갖는다.
유전체막(140) 상부에는 컨트롤 게이트(150)가 형성되며, 이때, 터널 산화막(120), 플로팅 게이트(130), 유전체막(140) 및 컨트롤 게이트(150)는 게이트 전극(160)이 된다.
도면으로 도시하지는 않았으나, 게이트 전극(160)의 터널 산화막(120) 양측의 반도체 기판(100) 내에는 불순물이 주입된 소오스 영역 및 드레인 영역이 형성 된다.
도 3a 내지 도 3g는 본 발명에 따른 비휘발성 메모리 소자의 게이트 전극 제조 방법을 설명하기 위한 단면도이다.
우선, 도 3a를 참조하면, 반도체 기판(100) 상에 제1 절연막(110), 제2 절연막(112) 및 제3 절연막(114)을 순차적으로 적층한다. 제1 및 제3 절연막(110, 114)은 실리콘 산화막(SiO2)으로 형성하고, 제2 절연막(112)은 실리콘 질화막(SiNx)으로 형성함이 바람직하다.
여기서, 제1 절연막(110)의 두께(d1)는 후속 공정에 영향을 받지 않아 최초에 증착된 두께(d1)가 유효 필드 산화막 두께(EFH)로 정의되므로 소자간 간섭 현상을 최소화하면서 효과적인 셀 특성을 위하여 300 내지 600Å으로 형성한다.
제1, 2 절연막 및 제3 절연막(110, 112, 114)은 실리콘 산화물 또는 실리콘 질화물을 화학기상증착(Chemical Vapor Deposition;CVD) 방법 또는 물리기상증착(Physical Vapor Deposition) 방법 중 선택되는 어느 하나를 수행하여 형성하며, 통상적으로 저압화학기상증착(LPCVD;Low Pressure CVD)으로 형성한다.
그 다음, 제3 절연막(114) 상부에 포토레지스트(Photo Resist;PR)를 도포하여 감광막(미도시)을 형성하고, 이를 노광(exposure) 및 현상(develop)하여 감광막 패턴인 제1 마스크 패턴(117)을 형성한다.
이때, 제1 마스크 패턴(117)은 양성 포토레지스트(positive PR) 또는 음성 포토레지스트(negative PR)로 형성될 수 있으나, 본 발명에서는 빛(UV)에 노출된 부분이 현상액에 의해 식각되는 양성 포토레지스트로 설명하기로 한다.
도 3b를 참조하면, 제1 마스크 패턴(117)을 이용하여 제2 절연막(112) 및 제3 절연막(114)을 소정 부분 식각하여 제2 절연막 패턴(112a)과 제3 절연막 패턴(114a)을 형성한 후 제1 마스크 패턴(117)을 제거한다.
제2 절연막(112) 및 제3 절연막(114)의 식각은 디자인 룰을 확보하여 후속하는 공정에서 형성되는 플로팅 게이트의 면적을 확대하여 커플링 비를 증가시킴으로써 프로그램 효율을 향상시키기 위하여 이방성 식각으로 진행한다.
도 3c를 참조하면, 제2 절연막 패턴(112a) 및 제3 절연막 패턴(114a)을 감싸도록 제1 절연막(110) 상부에 제2 마스크 패턴(119)을 형성한 후 제2 마스크 패턴(119)을 이용하여 제1 절연막(110)의 소정 부분을 식각하여 반도체 기판(100)의 표면 일부를 노출시키는 제1 절연막 패턴(110a)을 형성한다. 이때, 제1 절연막 패턴(110)도 이방성 식각으로 형성한다.
이로써, 제1 절연막 패턴(110a), 제2 절연막 패턴(112a) 및 제3 절연막 패턴(114a)으로 이루어지는 듀얼 다마신 패턴(116)을 형성한다.
이때, 제2 마스크 패턴(119)의 형성 방법은 제1 마스크 패턴(117) 형성 방법과 동일하다.
도 3d를 참조하면, 제2 마스크 패턴(119)을 제거하여 반도체 기판(100) 상에 듀얼 다마신 패턴(116)을 남긴다. 이때, 제1 절연막 패턴(110a)은 제1 절연막(110)의 두께(d1)와 동일한 두께를 갖는다.
이와 같이, 도 3a 내지 도 3d의 제조 방법에 따른 듀얼 다마신 패턴(116) 형 성 방법은 일반적으로 공지된 기술인 듀얼 다마신 공정으로 형성한다.
도 3e를 참조하면, 듀얼 다마신 패턴(116) 사이의 노출된 반도체 기판(100) 상부에 반도체 기판(100)의 산화(Oxidation) 공정을 통해 터널 산화막(120)을 형성한다. 터널 산화막(120)도 당업자에 있어 잘 알려진 다른 방법으로 형성할 수 있음도 자명하다.
여기서, 터널 산화막(120)의 두께(d2)는 소자간 분리를 위하여 제1 절연막 패턴(110a)의 두께(d1) 보다 낮은 두께로 형성한다. 바람직하게, 터널 산화막(120)은 누설 전류 및 바이어스 전압의 증가를 방지하기 위하여 60 내지 80Å의 두께(d2)로 형성함이 바람직하다.
그 다음, 터널 산화막(120) 상부에 폴리실리콘을 PECVD 또는 LPCVD 방법으로 증착하여 제1 폴리실리콘막(미도시)을 형성한 후 화학적기계적연마(Chemical Mechanical Polishing)로 듀얼 다마신 패턴(116)의 제3 절연막 패턴(114)이 노출되는 지점까지 폴리실리콘막을 평탄화하여 플로팅 게이트(130)를 형성한다.
플로팅 게이트(130)는 하부에 볼록부를 갖는 고립된 섬 형상으로 형성한다. 즉, 플로팅 게이트(130)는 듀얼 다마신 패턴(116)에 의해 상부 폭에 비해 하부 폭이 작게 형성된다.
본 발명에서는 듀얼 다마신 패턴(116)에 제1 폴리실리콘막을 증착 후 평탄화하여 플로팅 게이트(130)를 형성하므로 플로팅 게이트의 싸이즈 제어가 용이하기 때문에 단일 증착에 의한 폴리실리콘 공정으로 플로팅 게이트(130)를 형성한다.
따라서, 종래의 플로팅 게이트 형성을 위한 2회 폴리실리콘 증착 공정을 1회 로 감소시킴으로써 플로팅 게이트 형성 공정을 단순화할 수 있고, 이를 통해 생산성을 향상시킬 수 있다.
또한, 본 발명은 플로팅 게이트(130) 형성 시 미세 트렌치 내에 갭 필링(gap filling)된 필드 산화막이 식각액에 노출되지 않으므로 모트 발생을 방지하여 후속 공정에서 워드 라인 형성 시 모트에 의한 불량을 방지할 수 있다.
도 3f를 참조하면, 듀얼 다마신 패턴(116)의 제2 절연막 패턴(112) 및 제3 절연막 패턴(114)을 식각으로 제거하여 플로팅 게이트(130) 하부의 터널 산화막(120) 양측면에 제1 절연막 패턴(110)을 남긴다.
여기서, 제1 절연막 패턴(110)의 두께(d1)는 듀얼 다마신 공정에 의한 듀얼 다마신 패턴(116)을 이용할 경우 초기 증착한 제1 절연막(110)의 두께(d1)가 후속 공정을 진행하더라도 식각액에 노출되지 않고 유지되므로 EFH의 두께 얇아짐으로 인한 소자간 간섭 현상을 최소화할 수 있다.
그 다음, 플로팅 게이트(130)를 포함한 제1 절연막 패턴(110) 상부에 산화막, 질화막, 산화막을 PECVD 또는 LPCVD 방법을 수행하여 순차적으로 적층하여 ONO 유전체막(140)을 형성한다.
도 3g를 참조하면, 유전체막(140) 상부에 컨트롤 게이트용 도전막(미도시)을 PECVD 또는 LPCVD 방법을 수행하여 증착한 후 제3 마스크 패턴(미도시)을 이용하여 컨트롤 게이트용 도전막, 유전체막(140) 및 제1 절연막 패턴(110)의 소정 영역을 순차적으로 식각하여 패터닝된 컨트롤 게이트(150), 유전체막(140) 및 절연막 패턴(110)을 형성한다.
여기서, 컨트롤 게이트(150)는 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성한다.
제3 마스크 패턴 형성 방법은 제1, 2 마스크 패턴 형성 방법과 동일한 방법으로 형성한다.
이로써, 반도체 기판(100) 상에 터널 산화막(120), 플로팅 게이트(130), 유전체막(140) 및 컨트롤 게이트(150)로 구성되는 게이트 전극(160)이 완성된다.
본 발명에서는 플로팅 게이트(130) 싸이즈 제어가 용이하므로 플로팅 게이트(130)와 컨트롤 게이트(150) 간의 접촉 면적을 향상시킴으로써 커플링 비를 증가시켜 프로그램 속도를 향상시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 비휘발성 메모리 소자에 듀얼 다마신 공정에 의한 듀얼 다마신 패턴을 이용하여 플로팅 게이트를 형성함으로써 공정을 단순화함과 동시에 모트(moat) 발생을 방지할 수 있는 효과가 있다.
또한, 본 발명은 유효 필드 산화막 두께(EFH)에 의한 소자간 간섭 현상을 최 소화하고, 커플링 비(Couling Ratio)를 증가시켜 프로그램 속도를 향상시킬 수 있는 다른 효과가 있다.
Claims (16)
- 반도체 기판 상부에 소정 간격 이격되어 형성된 절연막 패턴;상기 절연막 패턴 사이의 노출된 상기 반도체 기판 상부에 형성된 터널 산화막;상기 터널 산화막을 포함한 상기 절연막 패턴 상부에 형성된 플로팅 게이트;상기 플로팅 게이트를 포함한 상기 절연막 패턴 상부에 형성된 유전체막; 및상기 유전체막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 플로팅 게이트는 하부에 볼록부를 갖는 형상으로 형성되는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 플로팅 게이트는 절연막 패턴, 터널 산화막 및 유전체막에 의해 고립되는 섬 형상을 갖는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 절연막 패턴은 300 내지 600Å의 두께로 형성되는 비휘발성 메모리 소 자.
- 제 1 항에 있어서,상기 터널 산화막은 60 내지 80Å의 두께로 형성되는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 플로팅 게이트는 폴리실리콘막으로 형성되는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 컨트롤 게이트는 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성되는 비휘발성 메모리 소자.
- 반도체 기판 상부에 제1, 제2 및 제3 절연막을 적층하는 단계;상기 제1, 제2 및 제3 절연막을 패터닝하여 듀얼 다마신 패턴을 형성하는 단계;상기 듀얼 다마신 패턴 사이의 노출된 상기 반도체 기판 상부에 터널 산화막을 형성하는 단계;상기 터널 산화막을 포함한 듀얼 다마신 패턴 상부에 플로팅 게이트를 형성하는 단계;상기 듀얼 다마신 패턴의 제3 및 제2 절연막 패턴을 제거하는 단계;상기 플로팅 게이트를 포함한 상기 제1 절연막 패턴 상부에 유전체막을 형성하는 단계; 및상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 듀얼 다마신 패턴의 제3 및 제2 절연막 패턴을 제거하는 단계 이전에 증착된 플로팅 게이트용 폴리실리콘막을 화학적기계적연마(CMP)로 평탄화하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 플로팅 게이트는 CVD 또는 PVD를 이용한 폴리실리콘의 단일 증착으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 플로팅 게이트는 하부에 볼록부를 갖는 형상으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 플로팅 게이트는 제1 절연막 패턴, 터널 산화막 및 유전체막에 의해 고 립되는 섬 형상으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1, 제2 및 제3 절연막 각각은 산화막, 질화막 및 산화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 산화막은 실리콘 산화막으로, 질화막은 실리콘 질화막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 절연막 패턴은 300 내지 600Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 터널 산화막은 60 내지 80Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
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