KR100998967B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 소정의 하부 구조가 형성된 반도체 기판 선택 게이트 산화막을 형성하는 단계와; 상기 선택 게이트 산화막 상에 콘트롤 게이트 폴리실리콘을 증착한 후 희생 산화막을 증착하는 단계와; 상기 희생 산화막 상부에 플로팅 게이트 형성 예정 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용한 식각 공정으로 플로팅 게이트 예정 영역의 실리콘 기판을 노출시킨 후 질화막을 증착하는 단계와; 상기 질화막을 전면 건식 식각하여 상기 플로팅 게이트 예정 영역의 측벽에 사이드월 질화막을 형성하는 단계와; 상기 노출된 실리콘 기판에 터널 산화막을 형성하는 단계와; 상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트 폴리실리콘을 증착하고 평탄화 하는 단계를 포함하여 구성된다.
이와 같은 구성에 의한 본 발명의 비휘발성 메모리 소자의 제조 방법은, 터널 산화막과 선택 게이트 산화막을 사이드월 질화막에 의해 분리되도록 함으로써, 터널 산화막과 선택 게이트 산화막 계면으로의 산소 침투 현상이 방지되어 버즈 빅 현상 및 트랩 사이트 생성을 방지할 수 있다.
터널 산화막, 버즈 빅, 트랩 사이트, 희생 산화막, 스페이서
Description
도1a 내지 도1h는 종래 기술에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
도2a 내지 도2f는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 콘트롤 게이트 산화막
204 : 콘트롤 게이트 폴리실리콘 206 : 희생 산화막
208 : 플로팅 게이트 예정 영역 210 : 질화막 사이드월
212 : 터널 산화막 214 : 플로팅 게이트
216 : 소오스/드레인
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 터널 산화막과 콘트롤 게이트 산화막 계면으로의 산소 침투에 따른 버즈 빅 현상과 트랩 사이트 생성을 방지하여 소자의 신뢰성을 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리의 셀 트랜지스터는 일반적인 MOS트랜지스터에 플로팅 게이트를 더 포함하고 있는 구조이다. 비휘발성 메모리의 셀 트랜지스터는 반도체 기판 상에 터널 산화막을 개재하여 플로팅게이트가 위치하고, 플로팅게이트 상부에 게이트 층간 유전체막을 개재하여 제어플로팅 게이트가 형성되어 있다.
비휘발성 메모리의 기입(program)동작은 FN터널링(fowler-nordheim tunneling)에 의한 방법과 열전자 주입(hot electron injection)에 의한 방법이 있다. FN터널링에 의한 방법은 터널산화막에 인가된 고전계에 의해 전자가 반도체 기판으로부터 플로팅게이트로 주입됨으로써 기입(program)이 이루어진다.
또한, 열전자 주입에 의한 방법은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅게이트에 주입됨으로써 기입(program)이 이루어진다. 비휘발성 메모리의 소거(erase)동작은 반도체 기판 또는 소오스(source)로 플로팅게이트에 저장된 전자를 방출하여 이루어진다.
그런데, 종래의 비휘발성 메모리 소자의 제조 공정에 있어서는 콘트롤 게이트 산화막 형성시에 터널 산화막의 계면으로 산소가 침투하게되어 터널 산화막 에지부가 두껍게 형성되어 버즈 빅(Bird beak)을 유발한다. 이로 인해 터널 산화막 에지부의 트랩 밀도가 증가하여 터널 산화막 에지부에서 누설 전류가 발생하는 문제가 발생한다.
이와 같은 종래 기술에 의한 비휘발성 메모리 소자 제조 방법의 문제점을 하기 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1h는 종래 기술에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 통상의 트렌치 소자 분리 공정을 통한 소자 분리막(102)을 형성한 후에 열산화 공정을 진행하여 상기 실리콘 기판(100) 상에 터널 산화막(104)을 성장시킨다. 그리고, 상기 터널 산화막(104) 상부에 제 1 폴리실리콘(106)을 증착하고, 상기 제 1 폴리실리콘(106)에 임플란트 공정을 진행한다.
이어서, 도1b에 도시된 바와 같이 상기 제 1 폴리실리콘 상부에 유전체막으로 ONO막(108)을 형성한 후 하드 마스크용 산화막(110)을 증착하고, 도1c와 같이 포토레지스트 패턴(PR)을 이용한 소정의 사진 및 식각 공정을 진행하여 플로팅 게이트를 패터닝한다.
그럼 다음, 도1d에 도시된 바와 같이 상기 포토레지스트 패턴(PR)을 제거한 후에 상기 플로팅 게이트의 측벽에 질화막 스페이서(112)를 형성하고, 콘트롤 게이트 산화막(114)을 형성한다. 이때, 콘트롤 게이트 산화막(114)의 두께만큼 질화막 스페이서(112)와 실리콘 기판(100)이 이격되어 있어, 이 경로를 통하여 산소가 침투하게된다. 이로 인해 터널 산화막(104) 에지부에 두꺼운 버즈 빅을 형성한다.
상기 콘트롤 게이트 산화막(114)을 형성한 후에 도1f에 도시된 바와 같이 콘트롤 게이트용 제 2 폴리실리콘(116)을 증착하고 도1g에 도시된 바와 같이 건식 식각 공정을 진행하여 콘트롤 게이트(116')를 패터닝한다.
이후, 도1h에 도시된 바와 같이 소오스/드레인 임플란트 공정을 진행하여 셀 트랜지스터를 완성한다.
상기 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법에 있어서는, 상기 고전압 유전체막 형성시에 질화막과 유전체 산화막 사이의 이격 거리가 발생하고 이 경계부를 통해 산소가 칩투하게 되어 터널 산화막 에지부가 두껍게 형성되는 버즈 빅이 발생하게 된다. 이로 인하여 소자의 동작 속도가 저하되는 문제점이 발생된다. 또한, 터널 산화막 에지부에서의 버즈 빅 현상에 의해 셀 어레이에서 터널 산화막의 두께 편차가 증가함에 따라 소자의 특성이 불균일해 진다.
그리고, 산소의 침투시 미량의 질소도 같이 침투하게 되어 결국 트랩 사이트를 형성하게 되고, 이로 인하여 터널 산화막 에지부에서의 누설 전류가 증가하게 되어 소자의 신뢰성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 콘트롤 게이트 산화막 및 콘트롤 게이트를 우선 구현하고 플로팅 게이트 예정 영역을 식각하여 내부 사이드월 질화막을 형성한 후에 터널 산화막 및 플로팅 게이트를 형성함으로써, 터널 산화막 계면으로의 산소 침투를 방지할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 콘트롤 게이트 산화막을 형성하는 단계와; 상기 콘트롤 게이트 산화막 상에 콘트롤 게이트 폴리실리콘을 증착한 후 희생 산화막을 증착하는 단계와; 상기 희생 산화막 상부에 플로팅 게이트 형성 예정 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용한 식각 공정으로 플로팅 게이트 예정 영역의 실리콘 기판을 노출시킨 후 질화막을 증착하는 단계와; 상기 질화막을 전면 건식 식각하여 상기 플로팅 게이트 예정 영역의 측벽에 사이드월 질화막을 형성하는 단계와; 상기 노출된 실리콘 기판에 터널 산화막을 형성하는 단계와; 상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트 폴리실리콘을 증착하고 평탄화 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 비휘발성 메모리 소자 제조 방법을 순차적 으로 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 통상의 트렌치 소자 분리 공정을 통해 소자 분리막(미도시함)을 형성한 후에 실리콘 기판(200) 상부에 콘트롤 게이트 산화막(202)을 형성한다. 그리고, 상기 콘트롤 게이트 산화막(202) 상에 콘트롤 게이트 폴리실리콘(204)을 증착한 후에 화학 기계적 평탄화를 위한 희생 산화막(206)을 증착한다. 이때, 상기 희생 산화막(206)은 화학 기계적 평탄화 후에 후속 사이드월 질화막의 첨예한 부분 발생을 방지하기 위한 것이다.
그런 다음, 도2b에 도시된 바와 같이 소정의 포토레지스트 패턴(PR)을 이용한 식각 공정을 진행하여 플로팅 게이트 형성 예정 영역(208)을 식각한다.
이어서, 질화막을 증착한 후 전면 건식 식각 공정을 진행하여 도2c에 도시된 바와 같이 식각된 플로팅 게이트 예정 영역(208)에 사이드월 질화막(210)을 형성한다.
그리고 나서, 도2d에 도시된 바와 같이 열산화 공정을 진행하여 플로팅 게이트 예정 영역(208)의 실리콘 기판(200)에는 터널 산화막(212)을, 패턴 내부 측벽에는 누설 전류를 감소시키기 위한 NO막을 형성한다. 이때, 상기 콘트롤 게이트 산화막이 형성된 후에 터널 산화막이 형성되되, 사이드월 질화막(210)에 의해 분리 됨으로써, 터널 산화막과 콘트롤 게이트 산화막 계면으로의 산소 침투 현상이 방지되어, 터널 산화막 에지부의 버즈 빅 현상은 물론 트랩 사이트 생성을 방지할 수 있다.
이어서, 도2d에 도시된 바와 같이 플로팅 게이트 폴리실리콘(214)을 전면에 증착한다.
그리고 나서, 화학 기계적 연마 공정을 진행하여 콘트롤 게이트 폴리실리콘(204)이 드러나도록 평탄화한 후에 사진 및 식각 공정을 진행하여 도2e에 도시된 바와 같이 콘트롤 게이트(204')를 패터닝한다.
이후, 도2f에 도시된 바와 같이 소오스/드레인(216) 임플란트 공정을 진행하여 셀 트랜지스터를 완성한다.
이와 같이 본 발명에 의한 비휘발성 메모리 소자의 제조 방법은, 콘트롤 게이트 폴리 실리콘(204)을 먼저 증착하고 플로팅 게이트 영역을 식각하여 식각된 부분에 사이드월 질화막을 형성한 후에 터널 산화막 및 플로팅 게이트를 형성함으로써, 콘트롤 게이트 산화막과 터널 산화막을 사이드월 질화막으로 분리 시켜 산소 침투에 따른 버즈 빅 현상 및 트랩 사이트 생성을 방지하게 된다.
상기한 바와 같이 본 발명은 터널 산화막 에지부의 버즈 빅 현상에 따른 동작 속도 저하를 방지하고, 터널 산화막 두께를 균일하게 함으로써 소자의 특성을 균일하게 하여 신뢰성을 향상시킬 수 있는 이점이 있다.
또한, 터널 산화막과 고전압 유전체막 계면으로의 산소 및 질소의 침투를 방지하여 트랩 센터 형성 및 누설 전류 발생을 방지할 수 있는 이점이 있다.
Claims (2)
- 소정의 하부 구조가 형성된 반도체 기판 상에 콘트롤 게이트 산화막을 형성하는 단계와;상기 콘트롤 게이트 산화막 상에 콘트롤 게이트 폴리실리콘을 증착한 후 희생 산화막을 증착하는 단계와;상기 희생 산화막 상부에 플로팅 게이트 형성 예정 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용한 식각 공정으로 플로팅 게이트 예정 영역의 실리콘 기판을 노출시킨 후 질화막을 증착하는 단계와;상기 질화막을 전면 건식 식각하여 상기 플로팅 게이트 예정 영역의 측벽에 사이드월 질화막을 형성하는 단계와;상기 노출된 실리콘 기판에 터널 산화막을 형성하는 단계와;상기 터널 산화막을 형성한 결과물 전면에 플로팅 게이트 폴리실리콘을 증착하고 평탄화 하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 터널 산화막 형성시의 산화 공정으로 플로팅 게이트 예정 영역에 사이드월 질화막과 함께 NO막이 형성되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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