KR100549346B1 - 플래쉬 이이피롬의 제조 방법 - Google Patents

플래쉬 이이피롬의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 이이피롬의 제조 방법에 관한 것으로, 셀 어레이내에 소자 분리 마스크를 이용한 필드 산화막을 형성하지 않고 플로팅 게이트로 사용되는 제 1 폴리실리콘막 상부에 질화막을 형성한 후 상기 질화막을 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정으로 패터닝하고, 이를 마스크로 플로팅 게이트를 확정한 후 플로팅 게이트 패턴의 측벽에 형성된 질화막 스페이서를 이용한 산화 공정에 의해 소자 분리를 위한 필드 산화막을 형성한다.
본 발명에 의하면 필드 산화막을 형성할 때 발생되는 버즈빅등의 문제점을 해결할 수 있어 셀의 폭을 증가시킬 수 있어 소자의 집적도를 향상시킬 수 있고, 셀 특성을 향상시킬 수 있다.
플래쉬 이이피롬, 필드 산화막

Description

플래쉬 이이피롬의 제조 방법{Method of manufacturing a flash EEPROM}
도 1은 본 발명에 따른 플래쉬 이이피롬 셀 어레이의 레이아웃.
도 2(a) 내지 도 2(c)는 도 1의 A-A' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도.
도 3(a) 내지 도 3(c)는 도 1의 B-B' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도.
도 4는 비트라인 형성후의 도 1의 C-C' 라인을 따라 절취한 상태의 단면도.
도 5는 비트라인 형성후의 도 1의 D-D' 라인을 따라 절취한 상태의 단면도.
도 6은 비트라인 형성후의 도 1의 E-E' 라인을 따라 절취한 상태의 단면도.
도 7(a) 및 도 7(b)는 종래의 방법과 본 발명에 따른 방법으로 형성된 플로팅 게이트의 크기를 비교하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제 1 폴리실리콘 마스크 2 : 워드라인 마스크
3 : 비트라인 마스크 4 : 소오스 영역
5 : 드레인 영역 6 : 메탈 콘택 마스크
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리실리콘막 104 : 질화막
105 : 질화막 스페이서 106 : 필드 산화막
107 : 유전체막 108 : 제 2 폴리실리콘막
109 : 텅스텐 실리사이드막 110 : 반사 방지막
111 : 스페이서 112 : 접합부
113 : 제 1 층간 절연막 114 : 제 2 층간 절연막
115 : 비트라인
본 발명은 플래쉬 이이피롬(flash EEPROM)의 제조 방법에 관한 것으로, 특히 셀 어레이내에 필드 산화막을 형성하지 않고 플로팅 게이트를 확정한 후 플로팅 게이트 패턴의 측벽에 형성된 질화막 스페이서를 이용한 산화 공정에 의해 소자 분리를 위한 산화막을 형성하므로써 셀 특성을 향상시킬 수 있는 플래쉬 이이피롬의 제조 방법에 관한 것이다.
플래쉬 이이피롬은 핫 캐리어 인젝션(hot carrier injection)과 파울러-노드하임 터널링(F-N tunneling) 현상을 이용하여 플로팅 게이트에 전하를 저장하거나 소거하므로써 전기적으로 데이터를 쓰고 지우는 소자이며, 셀의 구조에 따라 스택 게이트형과 스플리트 게이트 게이트형으로 나뉘어진다.
스택 게이트형 플래쉬 이이피롬 셀은 플로팅 게이트와 콘트롤 게이트로 이루어지며, 스플리트 게이트형 플래쉬 이이피롬 셀은 플로팅 게이트, 프로그램 게이트 및 셀렉트 게이트형으로 이루어지는 기본 구조를 가지고 있다.
일반적인 스택 게이트형 플래쉬 이이피롬은 소자의 분리를 위해 필드 산화막 형성 공정을 실시하는데, 이에 의해 셀 어레이내에 단차가 발생하여 셀 어레이의 패턴을 확정하기 어렵고, 잔류물이 남는 문제점을 가지고 있다. 또한 필드 산화막의 모서리 부분에 발생되는 버즈빅 때문에 셀의 폭이 감소하여 셀 전류가 감소하게 되고, 이로 인해 셀의 특성이 악화된다.
따라서, 본 발명은 플로팅 게이트를 확정한 후 플로팅 게이트 패턴의 측벽에 형성된 질화막 스페이서를 이용한 산화 공정에 의해 소자 분리를 위한 산화막을 형성하므로써 셀 특성을 향상시킬 수 있는 플래쉬 이이피롬의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 제 1 질화막을 순차적으로 형성한 후 상기 제 1 질화막을 패터닝하는 단계와, 상기 제 1 질화막을 마스크로 제 1 폴리실리콘막 및 터널 산화막을 순차저긍로 식각하는 단계와, 상기 제 1 폴리실리콘막 및 제 1 질화막 측벽에 질화막 스페이서를 형성한 후 산화 공정을 실시하여 상기 노출된 반도체 기판상에 필드 산화막을 성장시키는 단계와, 상기 제 1 질화막 및 질화막 스페이서를 제거한 후 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와, 상기 반사 방지막 내지 상기 터널 산화막의 선택된 영역을 순차적으로 제거하여 상기 반도체 기판의 소정 영역을 노출시켜 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와, 상기 스택 게이트 구조의 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 노출된 반도체 기판상에 접합부를 형성하고, 전체 구조 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막의 선택된 영역을 식각하여 상기 접합부의 소정 영역을 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 이이피롬 셀 어레이의 레이아웃, 도 2(a) 내지 도 2(c)는 도 1의 A-A' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도, 도 3(a) 내지 도 3(c)는 도 1의 B-B' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도, 도 4는 비트라인 형성후의 도 1의 C-C' 라인을 따라 절취한 상태의 단면도, 도 5는 비트라인 형성후의 도 1의 D-D' 라인을 따라 절취한 상태의 단면도, 도 6은 비트라인 형성후의 도 1의 E-E' 라인을 따라 절취한 상태의 단면도이다.
도 1, 도 2(a) 및 도 3(a)를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 제 1 폴리실리콘막(103) 및 질화막(104)을 순차적으로 형성한다. 제 1 폴리실리콘 마스크(1)를 이용한 리소그라피 공정으로 질화막(104)으로 패터닝한다. 패터닝된 질화막(104)을 마스크로 제 1 폴리실리콘막(103) 및 터널 산화막(102)을 순차적으로 식각하여 반도체 기판(101)의 소정 영역을 노출시킨다. 이때, 반도체 기판(101)은 약 50 내지 3000Å 깊이로 과도 식각되도록 한다. 전체 구조 상부에 질화막을 증착한 후 전면 식각하여 제 1 폴리실리콘막(103) 및 질화막(104) 측벽에 질화막 스페이서(105) 잔류시킨다. 질화막 스페이서(105)는 150 내지 2000Å의 두께로 형성한다.
도 1, 도 2(b) 및 도 3(b)를 참조하면, 산화 공정을 실시하여 노출된 반도체 기판(101)에 필드 산화막(106)을 300 내지 4500Å의 두께로 성장시킨다. 이로 인해 셀 드레인과 드레인 사이가 격리된다. 이때, 필드 산화막(106)의 성장 전 또는 후에 채널 스톱(channel stop) 이온 주입 공정을 실시하여 셀과 셀 사이를 확실하게 격리할 수 있다.
도 1, 도 2(c), 도 3(c), 도 4, 도 5 및 도 6을 참조하면, 제 1 질화막(104) 및 질화막 스페이서(105)를 제거한 후 전체 구조 상부에 유전체막(107), 제 2 폴리실리콘막(108), 텅스텐 실리사이드막(109) 및 반사 방지막(110)을 형성한다. 전체 구조 상부에 감광막(도시안됨)을 형성한 후 워드 라인 마스크(2)를 이용한 리소그 라피 공정으로 패터닝한다. 패터닝된 감광막(도시안됨)을 이용한 식각 공정으로 반사 방지막(110), 텅스텐 실리사이드막(109), 제 2 폴리실리콘막(108), 유전체막 (107), 제 1 폴리실리콘막(103) 및 터널 산화막(102)의 선택된 영역을 식각하여 반도체 기판(101)의 소정 영역을 노출시킨다. 이로 인해 플로팅 게이트(제 1 폴리실리콘막)와 콘트롤 게이트(제 2 폴리실리콘막 및 텅스텐 실리사이트)가 적층된 스택 게이트 구조를 형성한다(도 5 및 도 6 참조). 스택 게이트 구조의 측벽에 스페이서 (111)를 형성한 후 불순물 이온 주입 공정을 실시하여 노출된 반도체 기판(101)상에 접합부(112)를 형성한다. 전체 구조 상부에 제 1 층간 절연막(113) 및 제 2 층간 절연막(114)을 형성한 후 감광막을 형성하고 메탈 콘택 마스크(6)를 이용한 리소그라피 공정으로 감광막을 패터닝한다. 패터닝된 감광막을 마스크로 식각 공정을 실시하여 제 2 층간 절연막(114), 제 1 층간 절연막(113)을 식각하여 접합부(112)의 일부를 노출시키는 콘택 홀을 형성한다. 이후 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크(3)를 이용한 패터닝 공정으로 비트라인(115)을 형성하여 단위 셀의 제조를 완료한다.
도 7(a) 및 도 7(b)는 종래의 방법 및 본 발명에 따라 형성된 플로팅 게이트의 크기를 비교하기 위한 단면도로서, 본 발명에 의해 형성된 플로팅 게이트의 폭은 종래의 방법에 의해 형성된 플로팅 게이트의 폭에 비해 증가되었음을 알 수 있다.
상기와 같은 공정에 의해 제조되는 본 발명에 따른 플래쉬 이이피롬은 공지된 일반적인 스택 게이트형 플래쉬 이이피롬의 동작과 동일하게 동작하며, 핫 캐리어 인젝션 방식으로 프로그램되고, F-N 터널링 방식으로 소거된다.
상기와 같이 플로팅 게이트의 폭을 평탄하게 피터닝하는 경우 소자 격리에 따른 버즈빅이 없으므로 상대적으로 플로팅 게이트의 면적이 넓어지는 효과로 인하여 콘트롤 게이트와 플로팅 게이트간의 결합비(coupling ratio)가 증가하여 셀 프로그램 특성과 셀 소오스 면적의 증가로 셀 소거 특성이 향상된다. 또한, 셀 폭의 증가로 셀 독출 전류가 증가되어 동작 속도가 향상된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트를 확정한 후 셀간을 격리하므로써 평탄화된 반도체 기판에서 이후 공정이 가능하여 공정 마진을 확보할 수 있어 수율 및 집적도를 향상시킬 수 있고, 필드 산화막에 의한 버즈빅등을 방지할 수 있어 셀의 폭이 증가하여 셀의 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 제 1 질화막을 순차적으로 형성한 후 상기 질화막을 패터닝하는 단계와,
    상기 질화막을 마스크로 상기 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하는 단계와,
    상기 제 1 폴리실리콘막 및 질화막 측벽에 질화막 스페이서를 형성한 후 산화 공정을 실시하여 상기 노출된 반도체 기판에 필드 산화막을 성장시키는 단계와,
    상기 질화막 및 질화막 스페이서를 제거한 후 전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성하는 단계와,
    상기 반사 방지막 내지 상기 터널 산화막의 선택된 영역을 순차적으로 제거하여 상기 반도체 기판의 소정 영역을 노출시켜 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성하는 단계와,
    상기 스택 게이트 구조의 측벽에 스페이서를 형성한 후 불순물 이온 주입 공정을 실시하여 상기 노출된 반도체 기판상에 접합부를 형성하고, 전체 구조 상부에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막의 선택된 영역을 식각하여 상기 접합부의 소정 영역을 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
  2. 제 1 항에 있어서, 상기 질화막을 마스크로 상기 제 1 폴리실리콘막 및 터널 산화막이 식각될 때 상기 반도체 기판은 50 내지 3000Å 깊이로 과도 식각되는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
  3. 제 1 항에 있어서, 상기 질화막 스페이서는 150 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
  4. 제 1 항에 있어서, 상기 필드 산화막은 300 내지 4500Å의 두께로 성장시키는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
  5. 제 1 항에 있어서, 상기 필드 산화막의 성장 전 또는 후에 채널 스톱 이온 주입 공정을 실시하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
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