KR100325618B1 - 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리및 그 제조방법 - Google Patents
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Abstract
본 발명은 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리 및 그 제조방법에 관한 것으로, 본 발명에 따른 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법은, 소자영역과 분리영역이 정의된 반도체 기판의 상부 전면에 제 1 산화막을 형성하는 단계; 선택적 에피탁시 성장의 문으로 정의된 소자영역 상의 제 1 산화막을 식각하여 반도체 기판을 노출시키는 단계; 문으로부터 시작하여 선택적 에피탁시 성장으로 단결정 실리콘을 성장하여 반도체 기판의 상부 전면에 단결정 실리콘층을 형성하는 단계; 소자영역에 소정폭이 남도록 단결정 실리콘층을 식각하여 제 1 게이트를 형성하는 단계; 제 1 게이트의 상부에 제 2 산화막을 형성하는 단계; 제 2 산화막을 포함하여 반도체 기판의 상부 전면에 다결정 실리콘층을 형성하는 단계; 제 2 산화막의 상면에 남도록 다결정 실리콘층을 식각하여 제 2 게이트를 형성하는 단계; 및 반도체 기판의 상부 전면에 이온주입을 수행하여 상기 제 1 및 제 2 게이트와 제 1 및 제 2 산화막으로 이루어진 모스소자의 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어짐으로써, 공정이 단순화되며, 소자의 작동 전압이 낮아지는 효과가 있다.
Description
본 발명은 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리 및 그 제조방법에 관한 것으로, 더욱 상세하게는 선택적 에피탁시 성장을 이용하여 플로팅 게이트를 단결정의 실리콘으로 형성하고 고품질의 콘트롤 게이트 산화막을 얇게 형성함으로써 저전압에서 작동 가능한 플래쉬 메모리 및 그 제조방법에 관한 것이다.
플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거(erase)가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM : random access memory)의 성격도 갖는다. 이러한 특징 때문에 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 외부 기억 장치 등으로 사용된다.
플래쉬 메모리는 기존의 이피롬(EPROM : erasable programmable read only memory)과 이이피롬(EEPROM : electrically erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 정보의 프로그래밍과 소거가 가능하면서도 제조공정이 간단하고 소형화된 칩 사이즈로 인해 제조단가가 낮은 장점이 있다.
도 3은 종래 플래쉬 메모리의 구조가 도시된 단면도이며, 이에 도시된 바와 같이, 플래쉬 메모리의 게이트는 2층의 다결정 실리콘으로 이루어져 있는데 실리콘 기판에 인접한 하부의 게이트는 플로팅 게이트(20)이고 상부의 게이트는 콘트롤 게이트(21)이다.
플로팅 게이트는 외부와 연결되어 있지 않고 전자의 스토리지 노드 역할을 하며, 콘트롤 게이트는 일반 모스 트랜지스터에서의 게이트 역할을 하는 것이다.
이와 같이 플로팅 게이트(20)를 다결정 실리콘으로 형성하면, 플로팅 게이트(20) 상에 형성되는 콘트롤 게이트 산화막의 균일성 및 품질이 나쁜 단점이 있었다.
이를 보완하기 위해 콘트롤 게이트 산화막을 화학기상증착(CVD)에 의해 산화막(22a)-질화막(22b)-산화막(22c)(ONO : oxide-nitride-oxide, 이하 ONO라 한다)의 3층 구조로 형성하였다. 그러나 이러한 ONO구조는 너무 두꺼워서 트랜지스터의 작동 전압이 상승하는 문제점이 있었다.
또한, 게이트 및 게이트 산화막의 형성을 위해 증착 후 식각하는 동안에 ONO 월(wall)(23)을 형성하기 쉽고, ONO 월(23)에는 폴리 스트링거(poly stringer)(24)가 형성되어 소자의 작동 불량을 유발하는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 고품질의 단결정 실리콘으로 이루어진 플로팅 게이트를 형성하여 플로팅 게이트 상부에 형성되는 콘트롤 게이트 산화막을 얇게 형성함으로써 저전압에서 작동 가능한 플래쉬 메모리 및 그 제조방법을 제공하는 데 있다.
도 1은 본 발명의 일실시예에 따라 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리가 도시된 단면도이다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 선택적 에피탁시 성장을 이용한 플래쉬 메모리의 제조방법이 도시된 공정도이다.
도 3은 종래 플래쉬 메모리의 구조가 도시된 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법은, 소자영역과 분리영역이 정의된 반도체 기판의 상부 전면에 제 1 산화막을 형성하는 단계; 선택적 에피탁시 성장의 문으로 정의된 소자영역 상의 제 1 산화막을 식각하여 반도체 기판을 노출시키는 단계; 문으로부터 시작하여 선택적 에피탁시 성장으로 단결정 실리콘을 성장하여 반도체 기판의 상부 전면에 단결정 실리콘층을 형성하는 단계; 소자영역에 소정폭이 남도록 단결정 실리콘층을 식각하여 제 1 게이트를 형성하는 단계; 제 1 게이트의 상부에 제 2 산화막을 형성하는 단계; 제 2 산화막을 포함하여 반도체 기판의 상부 전면에 다결정 실리콘층을 형성하는 단계; 및 제 2 산화막의 상면에 남도록 다결정 실리콘층을 식각하여 제 2 게이트를 형성하는 단계; 및 반도체 기판의 상부 전면에 이온주입을 수행하여 제 1 및 제 2 게이트와 제 1 및 제 2 산화막으로 이루어진 모스소자의 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
플래쉬 메모리의 게이트는 2층으로 이루어져 있는데, 이후의 설명에서는 반도체 기판에 인접한 플로팅 게이트를 제 1 게이트라 하고, 상부의 콘트롤 게이트를 제 2 게이트라 칭한다.
도 1은 본 발명의 일실시예에 따라 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리가 도시된 단면도이다.
이에 도시된 바와 같이, 본 발명의 일실시예에 따른 플래쉬 메모리는 소자영역과 분리영역이 정의된 반도체 기판(1) 상에 형성된 것으로서, 선택적 에피탁시 성장의 문(2)으로 정의된 소자영역을 제외한 반도체 기판(1)의 소자영역 상에 제 1 산화막(3)이 형성되어 있고, 제 1 산화막(3) 상에는 문(2)으로부터 시작하여 선택적 에피탁시 성장에 의해 단결정 실리콘으로 이루어진 소정폭의 제 1 게이트(4)가 형성되어 있으며, 상기 문(2)의 상부에는 단결정 실리콘으로 이루어진 문 보호층(5)이 문을 덮도록 형성되어 있고, 제 1 게이트(4) 및 문 보호층(5)의 상면에는 고품질의 제 2 산화막(6)이 단일층으로 형성되어 있으며, 제 1 게이트(4) 상의 제 2 산화막(6) 상면에는 제 2 게이트(7)가 형성되어 있고, 제 1 및 제 2 게이트(4, 7)와 제 2 산화막(6)의 측면에는 측벽(8)이 형성됨으로써 엘디디 구조의 모스를 포함하여 이루어져 있다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 선택적 에피탁시 성장을 이용한 플래쉬 메모리의 제조방법이 도시된 공정도이다.
먼저, 도 2a에 도시된 바와 같이, 소자영역과 분리영역으로 정의된 반도체 기판(1)의 소자영역에 제 1 산화막(3)을 형성한다. 본 발명의 일실시예에서는 산화물로 매입된 트랜치(9)를 이용하여 반도체 기판(1)이 소자영역과 분리영역으로 구분되어 있다.
다음, 도 2b에 도시된 바와 같이, 선택적 에피탁시 성장의 문(2)으로 정의된 소자영역 상의 제 1 산화막(3)이 노출되도록 제 1 산화막(3) 상에 감광막 패턴(10)을 형성하고, 감광막 패턴(10)을 마스크로 하여 노출된 제 1 산화막(3)을 식각하여 하부의 반도체 기판(1)을 노출시킨다.
다음, 도 2c에 도시된 바와 같이, 감광막 패턴(10)을 제거한다.
다음, 도 2d에 도시된 바와 같이, 선택적 에피탁시 성장의 문(2)으로부터 시작하여 선택적 에피탁시 성장으로 단결정 실리콘을 성장하여 반도체 기판(1)의 상부 전면에 단결정 실리콘층(11)을 형성한다. 여기서 선택적 에피탁시 성장이란 단결정 성장의 시드(seed) 역할을 하는 문(2)으로부터 단결정 실리콘이 성장하다가 측면성장(lateral growth)하여 단결정 실리콘층(11)이 형성되는 것이다.
다음, 도 2e에 도시된 바와 같이, 단결정 실리콘층(11)을 화학기계적 연마하여 평탄화시킨다.
다음, 도 2f에 도시된 바와 같이, 소자영역에 소정폭이 남도록 하고 문(2)의상부를 덮도록 하여 단결정 실리콘층(11)을 식각함으로써 각각 제 1 게이트(4) 및 문 보호층(5)을 형성한다. 이 때 문 보호층(5)은 이후의 식각시 제 1 산화막(3)이 제거된 문(2) 하부의 반도체 기판(2)이 손상되지 않도록 하여 문(2) 하부의 반도체 기판(1)을 보호하기 위해 형성하는 것이다.
다음, 도 2g에 도시된 바와 같이, 열산화법에 의해 제 1 게이트(4) 및 문 보호층(5)의 상부에 제 2 산화막(6)을 형성한다. 이 때 제 1 게이트(4)는 품질이 우수한 단결정 실리콘으로 이루어져 있으므로 그 상부에 형성된 제 2 산화막(6) 역시 우수한 품질이며, 따라서 종래기술에서와 같이 제 2 산화막을 ONO의 3층 구조로 형성할 필요가 없이 단일층으로 형성하면 된다.
이어서, 제 2 산화막(6)을 포함하여 반도체 기판(1)의 상부 전면에 다결정 실리콘층(7')을 형성하고, 제 2 산화막(6)의 상면에 남도록 다결정 실리콘층(7')을 식각하여 제 2 게이트(7)를 형성한 후, 제 1 게이트(4)의 측면 상에 형성된 제 2 산화막(6)을 제거하는 클리닝 작업을 수행한다.
다음, 도 2h에 도시된 바와 같이, 반도체 기판(1)의 상부 전면에 이온주입을 수행하여, 제 1 및 제 2 게이트(4, 7)와 제 1 및 제 2 산화막(3, 6)으로 이루어진 모스소자의 소오스 및 드레인 영역(12, 13)을 형성한다.
본 발명의 일실시예에서는 엘디디 구조의 모스가 형성되어 있으며, 이를 위해 제 1 및 제 2 게이트(4, 7)와 제 2 산화막(6)의 측면에 측벽(8)을 형성한 후, 다시 반도체 기판(1)의 상부 전면에 이온주입을 수행하면 측벽(8)이 이온주입의 마스크로 작용하여 주입된 이온의 농도가 차별화되는 엘디디 구조의 모스가 제조되며, 이로써 도 1에 도시된 바와 같은 본 발명의 일실시예에 따른 플래쉬 메모리의 제조가 완료된다.
상기한 바와 같이, 본 발명에 따른 플래쉬 메모리에서는 제 1 게이트를 선택적 에피탁시 성장에 의해 고품질의 단결정 실리콘으로 형성하므로, 제 1 게이트 상에 열산화법으로 형성되는 단일층의 제 2 산화막의 품질이 우수하고, 이로 인해 종래기술에서와 같이 ONO의 3층 구조로 제 2 산화막을 형성할 필요가 없으므로 공정이 단순화되는 효과가 있다.
또한, 제 2 산화막이 단일층으로 형성된 산화막의 두께가 얇아 3층의 ONO구조에 비해 트랜지스터의 작동 전압이 낮아지는 효과가 있다.
그리고, 제 2 산화막을 ONO 구조로 형성할 때에 발생하였던 ONO 월이 미연에 방지되고, 또한 ONO 월에 부착 형성되는 폴리 스트링거에 의한 소자의 작동 불량이 미연에 방지되는 효과가 있다.
Claims (7)
- 소자영역과 분리영역이 정의된 반도체 기판의 상부 전면에 제 1 산화막을 형성하는 단계;선택적 에피탁시 성장의 문으로 정의된 소자영역 상의 제 1 산화막을 식각하여 반도체 기판을 노출시키는 단계;상기 문으로부터 시작하여 선택적 에피탁시 성장으로 단결정 실리콘을 성장하여 상기 반도체 기판의 상부 전면에 단결정 실리콘층을 형성하는 단계;상기 소자영역에 소정폭이 남도록 상기 단결정 실리콘층을 식각하여 제 1 게이트를 형성하는 단계;상기 제 1 게이트의 상부에 제 2 산화막을 형성하는 단계;상기 제 2 산화막을 포함하여 상기 반도체 기판의 상부 전면에 다결정 실리콘층을 형성하는 단계;상기 제 2 산화막의 상면에 남도록 상기 다결정 실리콘층을 식각하여 제 2 게이트를 형성하는 단계; 및상기 반도체 기판의 상부 전면에 이온주입을 수행하여 상기 제 1 및 제 2 게이트와 제 1 및 제 2 산화막으로 이루어진 모스소자의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법.
- 제 1 항에 있어서, 상기 단결정 실리콘층을 식각할 때에는 상기 문의 상부에 단결정 실리콘층을 남겨 상기 문의 상부를 덮는 문 보호층을 형성하는 것을 특징으로 하는 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 산화막은 열산화법으로 형성하여 상기 제 1 게이트의 상부에 형성시 동시에 상기 문 보호층의 상부에도 형성하는 것을 특징으로 하는 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 단결정 실리콘층을 형성한 후에는 화학기계적 연마하여 평탄화하는 것을 특징으로 하는 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 선택적 에피탁시 성장의 문으로 정의된 소자영역 상의 제 1 산화막을 식각하여 반도체 기판을 노출시키는 단계는, 선택적 에피탁시 성장의 문으로 정의된 소자영역 상의 제 1 산화막이 노출되도록 제 1 산화막 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 하여 노출된 제 1 산화막을 식각하여 하부의 반도체 기판을 노출시키는 것을 특징으로 하는 선택적 에피탁시 성장을 이용한 플래쉬 메모리 제조방법.
- 소자영역과 분리영역이 정의되고, 소자영역에 모스소자의 소오스 및 드레인영역이 형성된 반도체 기판;선택적 에피탁시 성장의 문으로 정의된 소자영역을 제외한 반도체 기판의 소자영역 상에 형성된 제 1 산화막;상기 문으로부터 시작하여 선택적 에피탁시 성장에 의해 상기 제 1 산화막 상에 형성되고 단결정 실리콘으로 이루어진 소정폭의 제 1 게이트;상기 제 1 게이트의 상면에 형성된 제 2 산화막; 및상기 제 2 산화막의 상면에 형성된 제 2 게이트를 포함하는 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리.
- 제 6 항에 있어서, 상기 문의 상부에는 선택적 에피탁시 성장에 의해 상기 문을 덮도록 단결정 실리콘으로 이루어진 문 보호층이 형성되며, 상기 문 보호층의 상부에는 제 2 산화막의 형성과 동시에 형성된 산화막이 형성된 것을 특징으로 하는 선택적 에피탁시 성장을 이용하여 제조된 플래쉬 메모리.
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