KR100490654B1 - 수직형이이피롬셀및그제조방법 - Google Patents
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Abstract
본 발명은 수직형으로 셀을 형성하여 셀의 단위 면적을 최소화하므로써 고집적화가 가능한 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 비휘발성 메모리 셀은, 반도체기판과 그로부터 선택적으로 성장된 제1 에피택셜 반도체층에 의해 형성되는 활성영역; 상기 제1 에피택셜 반도체층의 일측 측벽에 절연되어 차례로 적층된 플로팅 게이트 및 컨트롤 게이트; 상기 제1 에피택셜 반도체층과 상기 반도체기판이 접하지 않은 상기 제1 에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소스 및 드레인을 포함하여 이루어진다. 그리고, 기판 바이어스를 걸어주기 위해 상기 제1 에피택셜 반도체층의 타측 측벽에 형성되는 제2 에피택셜 반도체층을 더 포함하여 이루어진다.
Description
본 발명은 전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 소자에 관한 것으로, 특히 수직형으로 셀을 형성하여 셀의 단위 면적을 최소화하므로써 고집적화가 가능한 비휘발성 메모리 소자의 셀 및 그 제조방법에 관한 것이다.
잘 알려진 바와 같이, 비휘발성 메모리 소자의 일종인 EEPROM(electrically erasable & programmable read only memory)은 저장된 데이터를 전기적으로 소거할 수 있는 소거(Erase) 기능 및 새로운 정보를 전기적으로 저장할 수 있는 프로그램(Program) 기능을 갖는다. 이러한 기능을 구현하기 위해 EEPROM 셀은 실리콘 웨이퍼 위에 차례로 적층된 플로팅 게이트와 컨트롤 게이트를 구비한다.
그러나, 이러한 종래의 EEPROM 셀은 실리콘 웨이퍼 상에 바로 형성되기 때문에 웨이퍼 내의 결함과 누설전류 등으로 열악한 특성을 보이게 되며, 셀이 차지하는 면적이 커서 소자의 고집적화에 어려움이 있다.
본 발명의 목적은 수직형으로 셀을 형성하여 셀의 단위 면적을 최소화하므로써 고집적화가 가능한 비휘발성 메모리 소자의 셀 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 셀은, 반도체기판과 그로부터 선택적으로 성장된 제1 에피택셜 반도체층에 의해 형성되는 활성영역; 상기 제1 에피택셜 반도체층의 일측 측벽에 절연되어 차례로 적층된 플로팅 게이트 및 컨트롤 게이트; 상기 제1 에피택셜 반도체층과 상기 반도체기판이 접하지 않은 상기 제1 에피택셜 반도체층의 일면과 상기 반도체 기판의 일면에 형성된 소스 및 드레인을 포함하여 이루어진다. 그리고, 기판 바이어스를 걸어주기 위해 상기 제1 에피택셜 반도체층의 타측 측벽에 형성되는 제2 에피택셜 반도체층을 더 포함하여 이루어진다.
또한 본 발명의 비휘발성 메모리 셀 제조 방법은, 제1 반도체기판에 국부적으로 다수의 소자분리막을 형성하는 단계; 상기 제1 반도체기판 표면으로부터 제1 에피택셜 반도체층을 선택적으로 성장시키는 단계; 상기 제1 에피택셜 반도체층의 일측 측벽을 희생막으로 보호하고 타측 측벽에 절연된 제1 전도막 스페이서를 형성하는 단계; 상기 제1 전도막 스페이서를 일부 산화시켜 플로팅 게이트로서 잔류하는 제1 전도막 스페이서를 형성하는 단계; 상기 잔류하는 제1 전도막 스페이서의 측벽에 컨트롤 게이트로서 절연된 제2 전도막 스페이서를 형성하는 단계; 상기 희생막을 제거한 후 그로 인해 노출된 상기 제1 에피택셜 반도체층의 타측 측벽으로부터 제2 에피택셜 반도체층을 형성하는 단계; 전체구조 상부에 제1 절연막을 형성하고 선택적 식각에 의해 상기 제1 에피택셜 반도체층이 일부 노출되는 제1 콘택홀을 형성하는 단계; 상기 노출된 제1 에피택셜 반도체층에 불순물을 이온주입하여 제1 접합을 형성하는 단계; 상기 제1 접합에 콘택되는 제3 전도막과 그 상부에 평탄화된 제2 절연막을 각각 형성하고, 상기 제2 절연막 상에 제2 반도체기판을 접착하는 단계; 상기 공정이 진행된 반대쪽 면의 상기 제1 반도체기판을 상기 소자분리막이 드러나도록 전면 연마하는 단계; 및 상기 연마된 면의 상기 제1 반도체기판에 선택적으로 불순물을 이온주입하여 제2 접합을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 EEPROM 셀 구조를 보여주는 단면도로서, 실리콘 기판(11)과 그로부터 선택적으로 성장된 제1에피택셜 실리콘층(13)에 의해 활성영역이 형성되며, 상기 제1에피택셜 실리콘층(13)의 일측 측벽으로 절연되어 형성되는 플로팅 게이트(FG) 및 컨트롤 게이트(CG)가 형성된다. 그리고, 제1에피택셜 실리콘층(13)과 실리콘 기판(11)이 접하지 않은 제1에피택셜 실리콘층(11)의 일면 및 실리콘 기판(11)의 일면에는 소스/드레인(S, D)이 각각 형성된다. 부가적으로 상기 게이트들이 형성되지 않은 제1에피택셜 실리콘층(13)의 타측 측벽에는 기판 바이어스를 가해주기 위한 영역인 제2 에피택셜 실리콘층(15)이 형성되게 된다. 미설명 도면부호 12는 소자분리막을 나타낸다. 도면에 도시된 바와 같이 본 발명의 일실시예에 따른 EEPROM 셀은 실리콘기판과 수평 방향으로 소스와 드레인이 형성되는 것이 아니라 실리콘기판과 수직으로 상. 하부에 각각 소스(S)와 드레인(D)이 형성됨으로, 채널의 길이에 구애받지 않고 셀을 집적화 할 수 있어 고집적화가 가능하다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 EEPROM 셀 제조 공정도로서, 먼저, 도 2a는 제1실리콘 기판(200) 상에 국부적으로 트렌치 타입의 소자분리막(201)을 형성한 후, 소자분리막(201)이 형성되지 않은 제1실리콘 기판 표면으로부터 선택적으로 제1에피택셜 실리콘층(202)을 성장시킨다.
이어서, 도 2b와 같이 제1에피택셜 실리콘층(202)의 일측 측벽에 질화막스페이서(203)를 형성하는데, 질화막 스페이서(203)를 형성하는 구체적인 방법은, 전체구조 상부에 질화막을 증착한 다음 마스크 및 식각 공정으로 패터닝하고(도면부호 204a) 다시 패터닝된 질화막(204a)을 비등성 전면식각하여 형성한다. 이 질화막 스페이서(203)를 형성하는 이유는 제1에피택셜 실리콘층(202)의 일측 측벽을 질화막 스페이서(203)가 감싸도록 함으로써 이곳이 후속 공정으로부터 보호되어 이후에 이곳에서 제2에피택셜 실리콘층이 성장되도록 하기 위함이다.
이어서, 도 2c와 같이 열적 산화를 이용하여 노출된 제1에피택셜 실리콘층(203)에 게이트 산화막(205)을 성장시킨 후, 상기 질화막 스페이서(203)를 형성한 방법과 동일하게 공정을 진행하여 상기 제1에피택셜 실리콘층(202)의 타측 측벽에 폴리실리콘막 스페이서(206)를 형성한다.
이어서, 도 2d와 같이 다시 산화 공정을 과다하게 실시하여(이에 의해 산화막 207이 형성됨) 폴리실리콘막 스페이서(206)를 원하는 크기만큼 줄여서 잔류하는 폴리실리콘막 스페이서에 의해 플로팅 게이트를 만들어주고, 다시 산화막(207)의 측벽에 폴리실리콘막 스페이서(208)를 형성한 후 산화 공정을 실시한다. 이어서, 질화막 스페이서(203)를 습식 제거한 후, 질화막 스페이서(203)의 제거로 인해 노출된 제1에피택셜 실리콘층(202)으로부터 성장된 제2에피택셜 실리콘층(209)을 형성한다.
이어서, 도 2e와 같이 층간산화막(210)을 증착한 후 제1에피택셜 실리콘층(202)의 일부가 노출되도록 선택식각하여 콘택홀을 형성한 다음, 제1에피택셜 실리콘층(202) 상에 불순물을 이온주입하여 소스(또는 드레인)(211)를 형성하고, 상기 소스(211)에 콘택되는 폴리실리콘막(212)과 그 상부에 두꺼운 산화막(213)을 증착한 다음, 제2실리콘 기판(214)을 접합시킨다. 여기서 콘택홀은 게이트가 적층된 방향의 제1에피택셜 실리콘층(202)의 에지 상에 형성된다.
이어서, 도 2f와 같이, 제1실리콘 기판(200)의 뒷면을 화학적/기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 소자분리막(201)이 드러나도록 에치백한다. 이때 소자분리막은 에치 스토퍼(Etch stopper) 역할을 한다. 계속해서 연마된 면 상부에 층간산화막(215)을 증착한 후 제1실리콘 기판(200)의 일부가 노출되도록 선택식각하여 콘택홀을 형성한 다음, 제1실리콘 기판(200) 상에 불순물을 이온주입하여 드레인(또는 소스)(216)을 형성하고, 상기 드레인(216)에 콘택되는 폴리실리콘막(217)을 형성한다. 여기서 콘택홀은 게이트가 적층된 방향의 제1실리콘 기판(200)의 에지 상에 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
반도체 기억 소자의 집적도가 증가할수록 좁은 영역 안에서 셀을 형성시키는 기술이 필수적이다. 본 발명에 의하여 실리콘 웨이퍼에 대해 수직 방향의 채널을 갖는 셀을 형성함으로써 비휘발성 메모리 셀의 집적도를 더 높일 수 있다.
도 1은 본 발명의 일실시예에 따른 EEPROM 셀 구조를 나타내는 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 EEPROM 셀 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
S : 소스 D : 드레인
FG : 플로팅 게이트 CG : 컨트롤 게이트
11: 실리콘기판 12 : 소자분리막
13, 15 : 에피택셜 실리콘층
Claims (3)
- 제1 반도체기판에 국부적으로 다수의 소자분리막을 형성하는 단계;상기 제1 반도체기판 표면으로부터 제1 에피택셜 반도체층을 선택적으로 성장시키는 단계;상기 제1 에피택셜 반도체층의 일측 측벽을 희생막으로 보호하고 타측 측벽에 절연된 제1 전도막 스페이서를 형성하는 단계;상기 제1 전도막 스페이서를 일부 산화시켜 플로팅 게이트로서 잔류하는 제1 전도막 스페이서를 형성하는 단계;상기 잔류하는 제1 전도막 스페이서의 측벽에 컨트롤 게이트로서 절연된 제2 전도막 스페이서를 형성하는 단계;상기 희생막을 제거한 후 그로 인해 노출된 상기 제1 에피택셜 반도체층의 타측 측벽으로부터 제2 에피택셜 반도체층을 형성하는 단계;전체구조 상부에 제1 절연막을 형성하고 선택적 식각에 의해 상기 제1 에피택셜 반도체층이 일부 노출되는 제1 콘택홀을 형성하는 단계;상기 노출된 제1 에피택셜 반도체층에 불순물을 이온주입하여 제1 접합을 형성하는 단계;상기 제1 접합에 콘택되는 제3 전도막과 그 상부에 평탄화된 제2 절연막을 각각 형성하고, 상기 제2 절연막 상에 제2 반도체기판을 접착하는 단계;상기 공정이 진행된 반대쪽 면의 상기 제1 반도체기판을 상기 소자분리막이 드러나도록 전면 연마하는 단계; 및상기 연마된 면의 상기 제1 반도체기판에 선택적으로 불순물을 이온주입하여 제2 접합을 형성하는 단계를 포함하여 이루어진 비휘발성 메모리 셀 제조방법.
- 제1항에 있어서,상기 제1 반도체기판을 전면 연마하는 단계는 화학적 기계적 연마에 의해 이루어진 비휘발성 메모리 셀 제조방법.
- 제1항에 있어서,상기 제1 내지 제3 전도막은 각각 폴리실리콘막을 포함하는 비휘발성 메모리 셀 제조방법.
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