KR100457227B1 - 플레시 이이피롬셀 및 그 제조방법 - Google Patents
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Abstract
본 발명은 플레시 이이피롬 셀 제조방법에 관한 것으로, 이이피롬셀은, 실리콘기판; 상기 실리콘기판상에 형성된 실리콘필라층; 상기 실리콘필라층측벽에 형성된 터널링 절연막과 플로팅전극; 상기 플로팅전극측벽에 형성된 콘트롤게이트 절연막과 콘트롤게이트전극; 상기 콘트롤게이트전극의 측면아래의 실리콘기판내에 형성된 소오스영역; 상기 실리콘필라층상부표면에 형성된 드레인영역; 및 상기 드레인영역상에 형성된 비트라인을 포함하여 구성되며, 본 발명에 따른 이이피롬셀 제조방법은, 실리콘기판을 제공하는 단계; 상기 실리콘기판상에 실리콘필라층을 형성하는 단계; 상기 실리콘필라층측벽에 터널링절연막과 플로팅전극을 형성하는 단계; 상기 플로팅전극측벽에 콘트롤게이트 절연막과 콘트롤게이트전극을 순차적으로 형성하는 단계; 상기 콘트롤게이트전극의 측면아래의 실리콘기판내 및 실리콘필라층상부표면에 소오스영역 및 드레인영역을 각각 형성하는 단계; 및 상기 드레인영역상에 형성된 비트라인을 포함하여 구성된다.
Description
본 발명은 플레쉬 이이피 롬셀(EE PROM cell)에 관한 것으로서, 보다 상세하게는 이방성 필라 실리콘층을 갖는 스플리트 게이트 플레시 이이피롬셀 그 제조방법에 관한 것이다.
일반적으로, EEPROM 셀은 전기적으로 프로그램 및 지우는 특성을 갖는 소자를 말한다.
이러한 플레시 이이피롬 셀을 구현하는데 오버-이레이징 이슈(over-erasing issue)와 터널링산화막의 릴라이어빌러티(reliability)가 쉬링커빌러티 (shrink-ability)에 대한 많은 제약을 가하고 있다.
이에 본 발명은 이러한 종래의 문제를 해결하기 위하여 안출한 것으로서, 에피택셜 방법을 이용하여 필라형태의 수직한 플레시 이이피롬셀을 형성하므로써 셀의 고집적화가 가능하고 별도의 마스크 공정수를 줄일 수 있어 제조공정을 단순화시킬 수 있는 이이피롬셀 및 그 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명에 따른 이이피롬셀 제조방법을 설명하기 위한 EE PROM 셀의 레이아웃도.
도 2 내지 5는 본 발명에 따른 플레시 이이피롬 셀 및 그 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
11 : 실리콘기판 13 : 패드산화막
15 : 감광막마스크 17 : 실리콘필라층
19 : 문턱전압조절영역 21 : 터널절연막
23 : 플로팅게이트전극 25 : 콘트롤게이트절연막
27 : 콘트롤게이트전극 29a : N+ 소오스영역
29b : N+ 드레인영역 29c : 핫캐리어발생촉진영역
31 : 소자간 분리절연막 33 : 비트라인
상기 목적을 달성하기 위한 본 발명에 따른 플레시 이이피롬 셀은, 실리콘기판; 상기 실리콘기판상에 형성된 실리콘필라층; 상기 실리콘필라층측벽에 형성된 터널링절연막과 플로팅전극; 상기 플로팅전극측벽에 형성된 콘트롤게이트 절연막과 콘트롤게이트전극; 상기 콘트롤게이트전극의 측면아래의 실리콘기판내에 형성된 소오스영역; 상기 실리콘필라층상부표면에 형성된 드레인영역; 및 상기 드레인영역상에 형성된 비트라인을 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 이이피롬셀 제조방법은, 실리콘기판을 제공하는 단계; 상기 실리콘기판상에 실리콘필라층을 형성하는 단계; 상기 실리콘필라층측벽에 터널링절연막과 플로팅전극을 형성하는 단계; 상기 플로팅전극측벽에 콘트롤게이트 절연막과 콘트롤게이트전극을 순차적으로 형성하는 단계; 상기 콘트롤게이트전극의 측면아래의 실리콘기판내 및 실리콘필라층상부표면에 소오스영역 및 드레인영역을 각각 형성하는 단계; 및 상기 드레인영역상에 형성된 비트라인을 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 플레시 이이피롬셀 및 그 제조방법은 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 이이피롬셀 및 그 제조방법을 설명하기 위한 EE PROM 셀의 레이아웃도이다.
도 2 내지 5는 본 발명에 따른 플레시 이이피롬 셀 및 그 제조방법을 설명하기 위한 공정별 단면도.
본 발명에 따른 플래시 이이피롬 셀은, 도 1에 도시된 바와같이, 다수의 워드라인(100)들이 반도체웨이퍼상에 소정간격을 두고 배열되어 있고, 상기 다수의 워드라인(100)들과 수직되게 교차하면서 소정간격을 두고 비트라인(200)들이 배열되어 있다.
또한, 상기 다수의 워드라인(100)들과 다수의 비트라인(200)들이 오버랩되는 부분에는 플로팅게이트(300)가 배열되어 있으며 상기 플로팅게이트(300)의 내측영역에는 필라셀(400)이 형성되어 있다.
그리고, 소오스라인(500)이 상기 워드라인과 수직되게 교차하면서 상기 비트라인(200)과 소정간격을 두고 배열되어 있다.
상기와 같은 레이아웃도로 구성되는 본 발명에 따른 플레시 이이피롬셀 제조방법을 도 2 내지 5를 참조하여 설명하면 다음과 같다.
본 발명에 따른 플레시 이이피롬셀 제조방법은, 도 2 에 도시된 바와같이, 실리콘기판(11)상에 패드산화막(13)을 열적으로 성장시킨후 상기 패드산화막(13)상에 감광물질을 도포한다.
그다음, 상기 감광물질을 노광 및 현상공정을 수행한다음 이를 패터닝하여 필라 마스크용 감광막패턴(15)을 형성한다.
이어서, 상기 감광막패턴(15)을 마스크로 상기 패드산화막(13)을 건식식각 또는 습식식각방식에 의해 선택적으로 패터닝한다. 이때, 패드산화막(13)이 선택적으로 패터닝되므로 인해 실리콘기판(11)의 일부분이 노출된다.
그다음, 도 3에 도시된 바와같이, 상기 노출된 실리콘기판(11)의 표면을 시드(seed)로 하고 이방성 에피택셜방식을 이용하여 실리콘필라층(17), 예를들면 도프트 에피택셜 실리콘층을 형성시킨다.
이어서, 상기 실리콘필라층(17)의 양측아래의 실리콘기판(11)내에 이온주입을 실시하여 문턱전압 조절 이온주입영역(19)을 형성한다.
그다음, 도 4에 도시된 바와같이, 전체 결과물상에 터널절연막(미도시)을 증착하고, 플로팅게이트로 사용하기 위한 도전층(미도시)을 증착한다.
이어서, 상기 도전층(미도시)과 터널절연막(미도시)을 이방성 건식식각으로 패터닝하여 상기 실리콘필라층(17)을 감싸는 터널절연막패턴(21)과 플로팅전극(23)을 형성한다.
그다음, 전체 결과물상에 콘트롤게이트절연막(미도시)과 콘트롤게이트로 사용하기 위한 도전층(미도시)을 증착한다음 이들을 이방성 건식식각으로 패터닝 하여 콘트롤게이트절연막패턴(25)과 콘트롤게이트(27)을 형성한다.
이어서, 전체 결과물상에 불순물을 이온주입하여 상기 콘트롤게이트(27)의 양측아래의 실리콘기판(11)내에 N+ 소오스(29a)을 형성하고, 상기 실리콘필라층(17) 의 상부내측에 N+ 드레인(29b)을 형성한다음, 프로그램밍 속도(programming speed)를 증가시키기 위해 N+ 드레인(29b)영역의 바로 아래에 핫캐리어전자촉진 영역(29c)을 형성한다. 이때, 상기 핫캐리어전자촉진영역(29c)의 형성공정은, 에피택셜층 성장시에 보론 임플란테이션 (예를들면, 1012∼1013)을 실시하여 보론도핑영역을 만들어 주므로써 이루어진다. 이렇게 하면, 비트라인 방향과 수직으로 필라 간격을 좁혀서 자기 마스킹 형태로 워드라인 연결이 완료된다.
그다음, 도 5에 도시된 바와같이, 상기 전체 결과물상에 소자간 분리절연막(31)을 두껍게 적층한후 이를 CMP방식으로 평탄화시키면서 N+ 드레인(29b)을 노출시킨다. 이때, 후속공정에서 형성될 비트라인 콘택이 마스크를 별도로 사용하지 않고도 셀프-제너레이션(self-generation)시키게 된다.
이어서, 노출된 드레인(29b)의 표면을 포함한 평탄화된 분리절연막(31)상에비트라인(33)을 형성한다. 이때, 상기 비트라인(33)은 도면에는 도시하지 않았지만 별도의 마스크작업을 진행한후 건식식각하여 완성된다.
상기에서 설명한 바와같이, 본 발명에 따른 플레시 이이피롬셀 및 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 플레시 이이피롬셀 및 그 제조방법에 의하면, 에피택셜 방법을 이용하여 필라형태의 수직한 플레시 이이피롬셀을 형성하므로써 셀의 고집적화가 가능하다.하고 별도의 마스크 공정수를 줄일 수 있어 제조공정을 단순화시킬 수 있다.
또한, 드레인과 비트라인 연결시에, 비트라인 콘택을 형성하기 위한 별도의 마스크를 사용하지 않고도 셀프-제너레이션(self-generation)시킬 수 있으므로 마스크 공정수를 줄일 수 있어 제조공정을 단순화시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 실리콘기판;상기 실리콘기판상에 형성된 실리콘필라층;상기 실리콘필라층의 양측 기판 하부에 형성된 문턱전압 조절 이온주입영역;상기 실리콘필라층의 측벽에 차례로 형성된 터널링절연막과 플로팅전극;상기 플로팅전극의 측벽에 차례로 형성된 콘트롤게이트절연막과 콘트롤게이트전극;상기 콘트롤게이트전극의 측면아래의 실리콘기판 내에 형성된 소오스영역;상기 실리콘필라층의 상부 표면에 형성된 드레인영역;상기 드레인영역의 아래에 형성되어 프로그래밍 속도를 증가시키기 위한 핫캐리어전자촉진영역;및상기 드레인영역 상에 형성된 비트라인을 포함하여 구성되는 것을 특징으로하는 플레시 이이피롬셀.
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- 제1항에 있어서, 상기 실리콘필라층은 에피택셜 실리콘층인 것을 특징으로 하는 플레시 이이피롬셀.
- 실리콘기판을 제공하는 단계;상기 실리콘기판상에 실리콘필라층을 형성하는 단계;상기 실리콘필라층의 양측 기판 하부에 문턱전압 조절 이온주입영역을 형성하는 단계;상기 실리콘필라층의 측벽에 터널링절연막과 플로팅전극을 차례로 형성하는 단계;상기 플로팅전극의 측벽에 콘트롤게이트절연막과 콘트롤게이트전극을 순차적으로 형성하는 단계;상기 콘트롤게이트전극의 측면아래의 실리콘기판내 및 상기 실리콘필라층의 상부 표면에 소오스영역 및 드레인영역을 각각 형성하는 단계;상기 드레인영역의 아래에 보론 임플란테이션을 실시하여 프로그래밍 속도를 증가시키기 위한 핫캐리어전자촉진영역을 형성하는 단계;상기 드레인을 포함한 전체 결과물 상에 분리산화막을 형성한후 이를 상기 드레인표면이 노출될때까지 평탄화시키는 단계;및상기 드레인 표면을 포함한 분리산화막 상에 비트라인용한 도전층을 증착한다음, 상기 도전층을 선택적으로 패터닝하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로하는 플레시 이이피롬셀 제조방법.
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- 제4항에 있어서, 상기 실리콘필라층은 에피택셜 실리콘층인 것을 특징으로 하는 플레시 이이피롬셀 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111020 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
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