JP2022539403A - スペーサ画定された浮遊ゲート及び離散的に形成されたポリシリコンゲートを有する分割ゲートフラッシュメモリセルを形成する方法 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 116
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 116
- 238000000034 method Methods 0.000 title claims description 32
- 125000006850 spacer group Chemical group 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 230000008021 deposition Effects 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 239000011810 insulating material Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000013459 approach Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 111
- 150000004767 nitrides Chemical class 0.000 description 33
- 239000000463 material Substances 0.000 description 20
- 238000002955 isolation Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 230000000873 masking effect Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000003491 array Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 241000473391 Archosargus rhomboidalis Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
Description
本出願は、2019年7月4日に出願された「Method Of Forming Split-Gate Flash Memory Cell With Spacer Defined Floating Gate And Discretely Formed Polysilicon Gates」と題する中国特許出願第201910598339.9号、及び2020年2月20日に出願された「Method Of Forming Split-Gate Flash Memory Cell With Spacer Defined Floating Gate And Discretely Formed Polysilicon Gates」と題する米国特許出願第16/796,412号の利益を主張するものである。
本発明は、分割ゲート不揮発性メモリセルに関する。
半導体基板から絶縁された、半導体基板の上方での第1のポリシリコン堆積を使用して第1のポリシリコン層を形成するステップと、
第1のポリシリコン層に絶縁スペーサを形成するステップと、
絶縁スペーサの下に第1のポリシリコン層のブロックを残すように第1のポリシリコン層の一部を除去するステップであって、第1のポリシリコン層のブロックは、対向する第1の側面及び第2の側面を有する、除去するステップと、
第1の側面に隣接して基板内にソース領域を形成するステップと、
基板の上方での第2のポリシリコン堆積を使用して第2のポリシリコン層を形成するステップと、
基板から絶縁されて基板の上方にあり、かつ第2の側面から絶縁されて第2の側面に隣接している第2のポリシリコン層のブロックを残すように、第2のポリシリコン層の一部を除去するステップと、
基板の上方での第3のポリシリコン堆積を使用して第3のポリシリコン層を形成するステップと、
ソース領域から絶縁されてソース領域の上方にある第3のポリシリコン層のブロックを残すように、第3のポリシリコン層の一部を除去するステップと、
第2のポリシリコン層のブロックに隣接して基板内にドレイン領域を形成するステップと、を含む。
Claims (12)
- メモリデバイスを形成する方法であって、
半導体基板から絶縁された、前記半導体基板の上方での第1のポリシリコン堆積を使用して第1のポリシリコン層を形成するステップと、
前記第1のポリシリコン層に絶縁スペーサを形成するステップと、
前記絶縁スペーサの下に前記第1のポリシリコン層のブロックを残すように前記第1のポリシリコン層の一部を除去するステップであって、前記第1のポリシリコン層の前記ブロックは、対向する第1の側面及び第2の側面を有する、除去するステップと、
前記第1の側面に隣接して前記基板内にソース領域を形成するステップと、
前記基板の上方での第2のポリシリコン堆積を使用して第2のポリシリコン層を形成するステップと、
前記基板から絶縁されて前記基板の上方にあり、かつ前記第2の側面から絶縁されて前記第2の側面に隣接している前記第2のポリシリコン層のブロックを残すように、前記第2のポリシリコン層の一部を除去するステップと、
前記基板の上方での第3のポリシリコン堆積を使用して第3のポリシリコン層を形成するステップと、
前記ソース領域から絶縁されて前記ソース領域の上方にある前記第3のポリシリコン層のブロックを残すように、前記第3のポリシリコン層の一部を除去するステップと、
前記第2のポリシリコン層の前記ブロックに隣接して前記基板内にドレイン領域を形成するステップと、を含む、方法。 - 前記絶縁スペーサを前記形成するステップは、
前記第1のポリシリコン層に絶縁材のブロックを形成するステップと、
前記第1のポリシリコン層に、かつ前記絶縁材のブロックに絶縁材の層を形成するステップと、
前記第1のポリシリコン層に配設され、かつ前記絶縁材のブロックの側面に当接する前記絶縁材の層の前記絶縁スペーサを残すように、前記絶縁材の層の一部を除去するステップと、を含む、請求項1に記載の方法。 - 前記第1のポリシリコン層の一部を前記除去するステップは、
第1のポリシリコンエッチングを実行して、前記絶縁スペーサの第1の側と位置合わせされた前記第1の側面を画定する、実行するステップと、
前記第1のポリシリコンエッチング後に前記絶縁材のブロックを除去するステップと、
前記絶縁材のブロックを前記除去するステップの後に第2のポリシリコンエッチングを実行するステップであって、前記絶縁スペーサの第2の側と位置合わせされた前記第2の側面を画定する、実行するステップを含む、請求項2に記載の方法。 - 前記第1のポリシリコン層の上面の一部分が前記絶縁材のブロックに近づくにつれて上向きに傾斜するように、前記第1のポリシリコン層にポリシリコン傾斜エッチングを実行するステップを更に含み、
前記絶縁スペーサは、上向きに傾斜する前記上面の前記一部分に形成される、請求項2に記載の方法。 - 前記第1のポリシリコン層の前記ブロックは、前記第2の側面において鋭角の縁部で終端する前記上向きに傾斜する上面を含む、請求項4に記載の方法。
- 前記第3のポリシリコン層の前記ブロックは、前記鋭角の縁部から絶縁されて前記鋭角の縁部に面するノッチを有する側面を含む、請求項5に記載の方法。
- 前記第2のポリシリコン層の一部を前記除去するステップは、ポリシリコンのスペーサである前記第2のポリシリコン層の前記ブロックを形成するためのポリシリコンエッチングを含む、請求項1に記載の方法。
- ポリシリコンの前記第3の層を前記形成するステップの前に、前記第2の側面に沿って二酸化ケイ素の層を形成するステップであって、ポリシリコンの前記第3の層の前記ブロックは、前記二酸化ケイ素の層によってポリシリコンの前記第1の層の前記ブロックから絶縁される、形成するステップを更に含む、請求項7に記載の方法。
- 前記第2のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの第1の側で前記第2のポリシリコン層の第1の部分を除去するために第1のポリシリコンエッチングを実行するステップであって、前記第1のポリシリコンエッチングは、ポリシリコンの前記第3の層を前記形成するステップの前に実行される、実行するステップと、
前記絶縁スペーサの第1の側の反対側の前記絶縁スペーサの第2の側で前記第2のポリシリコン層の第2の部分を除去するために第2のポリシリコンエッチングを実行するステップであって、前記第2のポリシリコンエッチングは、前記第3のポリシリコン層を前記形成するステップの後に実行される、実行するステップと、を含む、請求項1に記載の方法。 - 前記第2のポリシリコン層の前記ブロックは、ポリシリコンのスペーサである、請求項9に記載の方法。
- 前記第2のポリシリコン層の一部を前記除去するステップ及び前記第3のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの上方に配設された前記第2のポリシリコン層及び前記第3のポリシリコン層の上部を除去するために化学機械研磨を実行するステップと、
前記第2のポリシリコン層の前記第1の部分に隣接する前記第2のポリシリコン層の第2の部分をフォトレジストによって露出されたままにすると同時に、前記第1の側面に隣接する前記第2のポリシリコン層の第1の部分に前記フォトレジストを形成するステップと、
前記第2のポリシリコン層の前記第2の部分を除去するためにポリシリコンエッチングを実行するステップと、を含む、請求項1に記載の方法。 - 前記第2のポリシリコン層の一部を前記除去するステップは、
前記絶縁スペーサの上方に配設された前記第2のポリシリコン層の上部を除去するために前記第3のポリシリコン層を前記形成するステップの前に化学機械研磨を実行するステップと、
前記第3のポリシリコン層の一部を前記除去するステップの後に、前記第2のポリシリコン層の前記第1の部分に隣接する前記第2のポリシリコン層の第2の部分をフォトレジストによって露出されたままにすると同時に、前記第1の側面に隣接する前記第2のポリシリコン層の第1の部分に前記フォトレジストを形成するステップと、
前記第2のポリシリコン層の前記第2の部分を除去するためにポリシリコンエッチングを実行するステップと、を含む、請求項1に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910598339.9A CN112185815A (zh) | 2019-07-04 | 2019-07-04 | 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法 |
CN201910598339.9 | 2019-07-04 | ||
US16/796,412 US11404545B2 (en) | 2019-07-04 | 2020-02-20 | Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates |
US16/796,412 | 2020-02-20 | ||
PCT/US2020/021454 WO2021002892A1 (en) | 2019-07-04 | 2020-03-06 | Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022539403A true JP2022539403A (ja) | 2022-09-08 |
JP7473570B2 JP7473570B2 (ja) | 2024-04-23 |
Family
ID=73914555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021578096A Active JP7473570B2 (ja) | 2019-07-04 | 2020-03-06 | スペーサ画定された浮遊ゲート及び離散的に形成されたポリシリコンゲートを有する分割ゲートフラッシュメモリセルを形成する方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US11404545B2 (ja) |
EP (1) | EP3994731B1 (ja) |
JP (1) | JP7473570B2 (ja) |
KR (1) | KR102587440B1 (ja) |
CN (1) | CN112185815A (ja) |
TW (1) | TWI744868B (ja) |
WO (1) | WO2021002892A1 (ja) |
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- 2019-07-04 CN CN201910598339.9A patent/CN112185815A/zh active Pending
-
2020
- 2020-02-20 US US16/796,412 patent/US11404545B2/en active Active
- 2020-03-06 KR KR1020217041185A patent/KR102587440B1/ko active IP Right Grant
- 2020-03-06 EP EP20717381.6A patent/EP3994731B1/en active Active
- 2020-03-06 JP JP2021578096A patent/JP7473570B2/ja active Active
- 2020-03-06 WO PCT/US2020/021454 patent/WO2021002892A1/en unknown
- 2020-04-20 TW TW109113134A patent/TWI744868B/zh active
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Also Published As
Publication number | Publication date |
---|---|
EP3994731B1 (en) | 2024-01-17 |
JP7473570B2 (ja) | 2024-04-23 |
CN112185815A (zh) | 2021-01-05 |
US11404545B2 (en) | 2022-08-02 |
EP3994731A1 (en) | 2022-05-11 |
TW202121662A (zh) | 2021-06-01 |
US20210005724A1 (en) | 2021-01-07 |
KR102587440B1 (ko) | 2023-10-10 |
KR20220008343A (ko) | 2022-01-20 |
WO2021002892A1 (en) | 2021-01-07 |
TWI744868B (zh) | 2021-11-01 |
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|
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A61 | First payment of annual fees (during grant procedure) |
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