JP7316302B2 - 様々な絶縁ゲート酸化物を備えた分割ゲートフラッシュメモリセル及びその形成方法 - Google Patents

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Description

（関連出願）
本出願は、２０１８年５月９日出願の米国特許仮出願第６２／６６９，２６３号及び２０１８年８月７日出願の米国特許出願第１６／０５７，７５０号の利益を主張するものである。
本発明は、分割ゲート不揮発性メモリセルに関する。
３個のゲートを備える、分割ゲート不揮発性メモリセルアレイは、周知である。例えば、間に延在するチャネル領域を備える、半導体基板内のソース領域及びドレイン領域と、チャネル領域第１の部分の上方にある浮遊ゲートと、チャネル領域の第２の部分の上方にある制御ゲート（ワード線ゲートとも呼ばれる）と、ソース領域の上方にあるＰ／Ｅゲートと、をそれぞれ有する、分割ゲートメモリセルを開示する米国特許第７，３１５，０５６号を参照されたい。
メモリセルの様々な要素の形成をより良好に制御するために製造方法の改良が必要である。
上記の問題及び必要性は、離間したソース領域及びドレイン領域を有する半導体基板であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在する、半導体基板と、チャネル領域の第１の部分の上方に配設され、第１の厚さを有する絶縁材料によってチャネル領域の第１の部分から絶縁されるポリシリコンの浮遊ゲートであって、鋭角縁部で終端する傾斜上面を有する、ポリシリコンの浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、第２の厚さを有する絶縁材料によってチャネル領域の第２の部分から絶縁されるポリシリコンのワード線ゲートと、ソース領域の上方に配設され、第３の厚さを有する絶縁材料によってソース領域から絶縁されるポリシリコンの消去ゲートであって、浮遊ゲートの鋭角縁部に巻き付き、浮遊ゲートの鋭角縁部から絶縁されるノッチを含む、ポリシリコンの消去ゲートと、を含むメモリデバイスによって対処される。第３の厚さは第１の厚さよりも大きく、第１の厚さは第２の厚さよりも大きい。
メモリデバイスは、ソース領域と、第１のドレイン領域と、第２のドレイン領域と、を有する半導体基板を含み、ソース領域と第１のドレイン領域との間に基板の第１のチャネル領域が延在し、ソース領域と第２のドレイン領域との間に基板の第２のチャネル領域が延在する。ポリシリコンの第１の浮遊ゲートは、第１のチャネル領域の第１の部分の上方に配設され、第１の厚さを有する絶縁材料によって第１のチャネル領域の第１の部分から絶縁されており、第１の浮遊ゲートは、第１の鋭角縁部で終端する傾斜上面を有する。ポリシリコンの第２の浮遊ゲートは、第２のチャネル領域の第１の部分の上方に配設され、第１の厚さを有する絶縁材料によって第２のチャネル領域の第１の部分から絶縁されており、第２の浮遊ゲートは、第２の鋭角縁部で終端する傾斜上面を有する。ポリシリコンの第１のワード線ゲートは、第１のチャネル領域の第２の部分の上方に配設され、第２の厚さを有する絶縁材料によって第１のチャネル領域の第２の部分から絶縁されている。ポリシリコンの第２のワード線ゲートは、第２のチャネル領域の第２の部分の上方に配設され、第２の厚さを有する絶縁材料によって第２のチャネル領域の第２の部分から絶縁されている。ポリシリコンの消去ゲートは、ソース領域の上方に配設され、第３の厚さを有する絶縁材料によってソース領域から絶縁されており、消去ゲートは、第１の浮遊ゲートの第１の鋭角縁部に巻き付き、第１の浮遊ゲートの第１の鋭角縁部から絶縁される第１のノッチと、第２の浮遊ゲートの第２の鋭角縁部に巻き付き、第２の浮遊ゲートの第２の鋭角縁部から絶縁される第２のノッチと、を含む。第３の厚さは１の厚さよりも大きく、第１の厚さは第２の厚さよりも大きい。
メモリデバイスを形成する方法は、
半導体基板に、第１の厚さを有する第１の絶縁層を形成するステップと、
第１の絶縁層に第１のポリシリコン層を形成するステップと、
第１のポリシリコン層に、第１の離間した絶縁スペーサ及び第２の離間した絶縁スペーサを形成するステップと、
第１のポリシリコン層の第１のブロックが第１の絶縁スペーサの下に留まり、第１のポリシリコン層の第２のブロックが第２の絶縁スペーサの下に留まるように、第１のポリシリコン層の一部を除去するステップであって、第１のポリシリコン層の第１のブロック及び第２のブロックのそれぞれは、鋭角縁部で終端する傾斜上面を有する、除去するステップと、
第１のポリシリコン層の第１のブロックと第２のブロックとの間の間隙の下に配設されるソース領域を基板内に形成するステップと、
ソース領域の上方の半導体基板に第２の厚さを有する第２の絶縁層を形成するステップと、
反対側を向いた、第１のポリシリコン層の第１のブロック及び第２のブロックの側面に隣接して、半導体基板に第３の厚さを有する第３の絶縁層を形成するステップと、
基板、第１の絶縁スペーサ、及び第２の絶縁スペーサ上方に第２のポリシリコン層を形成するステップと、
第２のポリシリコン層の第１のブロックは、第２の絶縁層に、かつ第１の絶縁スペーサと第２の絶縁スペーサとの間に配設されたままであり、第２のポリシリコン層の第２のブロック及び第３のブロックは、第３の絶縁層に配設されたままであるように、第２のポリシリコン層の一部を除去するステップであって、第１の絶縁スペーサは、第２のポリシリコン層の第１のブロックと第２のブロックとの間に配設され、第２の絶縁スペーサは、第２のポリシリコン層の第１のブロックと第３のブロックとの間に配設される、除去するステップと、
第２のポリシリコン層の第２のブロックに隣接して、基板内に第１のドレイン領域を形成するステップと、
第２のポリシリコン層の第３のブロックに隣接して、基板内に第２のドレイン領域を形成するステップと、を含み、
第２のポリシリコン層の第１のブロックは、第１のポリシリコン層の第１のブロックの鋭角縁部に巻き付き、第１のポリシリコン層の第１のブロックの鋭角縁部から絶縁される第１のノッチと、第１のポリシリコン層の第２のブロックの鋭角縁部に巻き付き、第１のポリシリコン層の第２のブロックの鋭角縁部から絶縁される第２のノッチと、を含み、
第２の厚さは１の厚さよりも大きく、第１の厚さは第３の厚さよりも大きい。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付図面を精読することによって明らかになるであろう。
メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。 メモリセルの形成における工程を示す垂直断面図である。
本発明は、メモリセルごとに３個のゲートを有する不揮発性分割ゲートメモリセルの改善された形成方法である。図は、形成中の１つのメモリセル対のみを示すが、プロセス中にメモリセルのアレイが形成されることを理解されたい。このプロセスは、図１に示すように、半導体基板１０の上面に二酸化シリコン層（酸化物）１２を形成し、酸化物層１２にポリシリコン層（ポリ）１４を形成することによって始まる。ポリをドープするために、この時点でポリ注入を実行することができる。図２に示すように、ポリ層１２のハードマスクとして窒化ケイ素層（窒化物）１６を形成する。構造体上方にフォトレジスト１８を形成し、フォトリソグラフィープロセスを使用してパターン化する（すなわち、フォトレジストの形成、フォトレジストの選択露光、フォトレジストの選択部分の除去を行って、下にある材料の一部を露出状態で残す）。ここで、窒化物層１６の一部は露出状態で残される。次いで、窒化物エッチングを使用して、パターン化されたフォトレジスト１８によって保護されない窒化物層１６の露出部分を除去し、窒化物１６のブロックをポリ層１４に残す。次いで、ポリシリコン傾斜エッチングを使用して、ポリ層１４の上面をエッチングして、上面が窒化物１６のブロックに近づくにつれて上向きに傾斜する、ポリ層の傾斜上面を作る。浮遊ゲート閾値電圧を制御するために、次いで、図３に示すように、ポリ層１４の露出部分で注入を実行する。
フォトレジストの除去後、酸化物スペーサ２０をポリ層１４に形成する。スペーサの形成は周知であり、材料の堆積、続いて材料の異方性エッチングを伴い、それによって、垂直に配向された構造体に当接する部分を除いて材料を除去する。スペーサの上面は、典型的には丸みを帯びている。この場合、酸化物を堆積させ、続いて異方性酸化物エッチングを行い、図４に示すように、窒化物ブロック１６の側壁に当接する酸化物スペーサ２０を残す。ポリエッチングを実行して、図５に示すように、酸化物スペーサ２０によって保護されないポリ層１４の部分を除去する。ワード線閾値電圧を制御するために、窒化物ブロック１６及び酸化物スペーサ２０によって保護されていない基板の部分への注入も、この時点で実行できる（基板表面の酸化物層１２をバッファ層として使用する）。ポリ層１４の露出端に酸化物スペーサ２２を形成して、ポリ１４と、酸化物堆積（例えば、高温酸化物ＨＴＯ堆積）及び異方性酸化物エッチングを実行することによって後に形成されるワード線ゲートとの間に主な分離を形成し、図６に示すように、ポリ層１４の端部に（側面に沿って）酸化物スペーサ２２を残す。次いで、図７に示すように、例えば高温酸化物堆積によって構造体に（後に形成される高電圧周辺デバイス用のゲート酸化物の主要部分として）別の酸化物層２４を堆積させる。
フォトレジスト２６で構造体を被覆し、フォトレジスト２６をパターン化して、窒化物ブロック１６上方のフォトレジストの一部を除去する。酸化物エッチング、窒化物エッチング、及びポリエッチングを実行して、窒化物ブロック１６の酸化物層２４、窒化物ブロック１６、及び窒化物ブロック１６の除去によって露出したポリ層１４の一部を除去し、鋭角縁部１４ｂで終端する上向き傾斜上面を有するポリブロック１４ａを残す。酸化物スペーサ２０とポリブロック１４ａとの間の基板１０内にソース領域２８を形成する（すなわち、酸化物スペーサ２０と、ポリブロック１４ａ間に存在する間隙との間に存在する間隙の下にソース領域を形成する）ための注入プロセスが続く。結果として得られた構造体を図８に示す。
次に、図９に示すように、鋭角縁部１４ｂを含むポリブロック１４ａの露出端にトンネル酸化物層３０を形成する。具体的には、最初に酸化物エッチング（例えば、湿式エッチング）を実行して、ポリブロック１４ａの各端部から離れるように、各スペーサ２０の側壁を横方向に陥凹させることによってトンネル酸化物層３０を形成し、鋭角縁部１４ｂを露出させる。次いで、高温酸化物ＨＴＯ堆積によってトンネル酸化物層３０を形成する。トンネル酸化物層３０は、ポリ層ブロック１４ａの露出した側壁に沿って延在し、鋭角縁部１４ｂに巻き付く。しかしながら、ＨＴＯ堆積は、ポリシリコンの鋭角縁部１４ｂを消耗させないため、それらの形状を維持する。
次いで、図１０に示すように、湿式酸化を使用してソース領域２８上方で酸化物３２を厚くし、トンネル酸化物層３０が鋭角縁部１４ｂに巻き付く。次いで、酸化物スペーサ２０間にフォトレジスト３４を形成し、酸化物エッチングを使用して、スペーサ対の外側で基板の酸化物層を除去し、図１１に示すように、基板表面を露出状態で残す。次に、（フォトレジストの除去後）図１２に示すように、スペーサ対の外側で基板に薄い酸化物層（ＷＬ酸化物）３６を形成する。
次いで、構造体上方でポリシリコン３８の層を形成する。このポリ層は、同一基板の論理区域内で使用することができる。ポリ層の厚さが論理区域よりもメモリアレイ内で厚くなることが望ましい場合、ポリ層３８にキャップ酸化物層を形成し、パターン化してデバイスの記憶区域からキャップ酸化物層を除去し、続いて追加のポリシリコンを堆積させて、記憶区域内のポリ層３８を厚くすることができる。論理区域内のキャップ酸化物層の追加のポリシリコンは、後で、以下に記載のポリＣＭＰによって除去する。結果として得られた構造体を図１３に示す。
次いで、酸化物スペーサ２０の頂部よりも下になるように、ポリＣＭＰ（化学機械研磨）によって構造体を平坦化する。ポリ層３８は、材料を注入し、この時点でアニールすることによってドープすることができる。結果として得られた構造体を図１４に示す。フォトレジスト４０を構造体に形成し、酸化物スペーサ２０と、フォトレジスト４０によって被覆された酸化物スペーサ２０のすぐ外側との間にポリ層３８のこれらの部分のみを残すようにパターン化する。次いで、ポリエッチングを使用して、フォトレジスト４０によって保護されていないポリ層３８の露出部分を除去し、酸化物スペーサ２０の外側に隣接するポリ層３８のブロック３８ａ、及び酸化物スペーサ２０間のポリ層３８のブロック３８ｂを残す。結果として得られた構造体を図１５に示す。
次いで、注入を実行し、ポリブロック３８ａに隣接して、基板内にドレイン領域４２を形成する。次いで、絶縁材料のスペーサ４４をポリブロック３８ａの外側に形成する。好ましくは、これらのスペーサは、図１６に示すように、１つ以上の絶縁層（例えば、酸化物、窒化物、酸化物）を形成し、続いて１つ以上の異方性エッチングを行うことによって形成される。次いで、追加の注入及びアニールを行って、ドレイン領域４２を更に向上させることができる。次いで、伝導度を改善させるため、ポリブロック３８ａ及び３８ｂの露出した上面にサリサイド４６を形成する。次いで、構造体上方にＩＬＤ絶縁体を形成し、この絶縁体は、好ましくは絶縁層４８ｂ上方に形成された絶縁材料４８ａを含む。次いで、ＩＬＤ絶縁体を貫通するコンタクトホールを形成し、ドレイン領域４２を露出させる。次いで、導電性材料を構造体に形成して、パターン化し、コンタクトホールを充填して、ＩＬＤ絶縁体４８上方に延在するビット線５０、及びビット線５０とドレイン領域４２との間に延在し、これらの間に電気伝導を提供する接点５２を形成する。最終構造体を図１７に示す。
図１７に示すように、このプロセスは、複数のメモリセル対を形成する。各メモリセル対は、ソース領域２８と、２個のドレイン領域４２と、を有し、２個のチャネル領域５４が、ソース領域２８とドレイン領域４２の一方との間にそれぞれ延在する。消去ゲート３８ｂは、ソース領域２８の上方に配設され、厚い酸化物層３２によってソース領域２８から絶縁されている。各メモリセルは、チャネル領域５４の第１の部分の上方に配設され、チャネル領域５４の第１の部分から絶縁される浮遊ゲート１４ａと、チャネル領域５４の第２の部分の上方に配設され、チャネル領域５４の第２の部分から絶縁されるワードラインゲート３８ａと、を含む。浮遊ゲート１４ａは、消去ゲート３８ｂに形成されたノッチ５６に面する鋭角先端部１４ｂ（傾斜面によって生じる）を有し、それによって消去ゲート３８ｂは浮遊ゲート１４ａの鋭角先端部１４ｂに巻き付く。鋭角先端部１４ｂは、トンネル酸化物層３０によって消去ゲート３８ｂから絶縁されている。ワード線ゲート３８ａは、消去ゲート３８ｂとソース領域２８との間の酸化物３２よりも薄い、浮遊ゲート１４ａと基板１０との間の酸化物１２よりも薄い酸化物層３６によって基板から絶縁されている。ワード線ゲート３８ａ及びトンネル酸化物３０の下の酸化物層３６は別個に形成されるため、最適な性能を得るために厚さに関して別個に調整することができる。
セルサイズは、ワード線ゲート３８ａの下のチャネル領域５４の部分を短くし（すなわち、チャネル領域の方向にワード線ゲート３８ａの長さを短くする）、ワード線ゲート３８ａの下の酸化物層３６を薄くして（厚いままであり得るトンネル酸化物など他の絶縁層に対して独立して実行できる）、メモリセルのより高い電流駆動を可能にすることによって、縮小することができる。消去ゲート３８ｂ及びワード線ゲート３８ａは、同一のポリ堆積によって形成されるため、全てのメモリセルに対して浮遊ゲート１４ａ、ワード線ゲート３８ａ、及び消去ゲート３８ｂを形成するためには、２回のポリ堆積のみが必要である。各ワード線ゲート３８ａの長さ（チャネル領域の方向）は、より良好な寸法制御を得るためにフォトリソグラフィーによって決定される。ワード線ゲート３８ａ及び消去ゲート３８ｂの高さは化学機械研磨によって決定され、これにより、代わりにポリスペーサ技法によって作製された場合にワード線ゲートに存在し得る欠陥の問題を回避する。浮遊ゲート１４ａとワード線ゲート３８ａとの分離（酸化物）は、当該酸化物が当初は酸化物２２として形成され、次いで後続の処理によって厚くされるため、独立して最適化することができる。最後に、浮遊ゲートの鋭角先端部に巻き付いた単一層としてトンネル酸化物３０を形成し、後続の湿式酸化プロセスによって厚くする。上記の方法を使用して、消去効率及びワード線ゲート性能を独立して最適化することができる。
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、全ての方法のステップが例示した、又は特許請求した順序で実施される必要はなく、むしろ、任意の順序で本発明の不揮発性メモリセルの適切な形成が可能である。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板上にその要素を形成することも含み得る。

Claims (8)

  1. メモリデバイスを形成する方法であって、該方法は、
    半導体基板に、第１の厚さを有する第１の絶縁層を形成するステップと、
    前記第１の絶縁層に第１のポリシリコン層を形成するステップと、
    前記第１のポリシリコン層に、第１の絶縁スペーサ及び第２の絶縁スペーサを形成するステップであって、前記第１の絶縁スペーサ及び前記第２の絶縁スペーサは互いに離間している、形成するステップと、
    前記第１のポリシリコン層の第１のブロックが前記第１の絶縁スペーサの下に留まり、前記第１のポリシリコン層の第２のブロックが前記第２の絶縁スペーサの下に留まるように、前記第１のポリシリコン層の一部を除去するステップであって、前記第１のポリシリコン層の前記第１のブロック及び前記第２のブロックのそれぞれは、鋭角縁部で終端する傾斜上面を有する、除去するステップと、
    前記第１のポリシリコン層の前記第１のブロックと前記第２のブロックとの間の間隙の下に配設されるソース領域を前記半導体基板内に形成するステップと、
    前記ソース領域の上方の前記半導体基板に第２の厚さを有する第２の絶縁層を形成するステップと、
    反対側を向いた、前記第１のポリシリコン層の前記第１のブロック及び前記第２のブロックの側面に隣接して、前記半導体基板に第３の厚さを有する第３の絶縁層を形成するステップと、
    前記半導体基板、前記第１の絶縁スペーサ、及び前記第２の絶縁スペーサ上方に第２のポリシリコン層を形成するステップと、
    前記第２のポリシリコン層の第１のブロックは、前記第２の絶縁層に、かつ前記第１の絶縁スペーサと前記第２の絶縁スペーサとの間に配設されたままであり、前記第２のポリシリコン層の第２のブロック及び第３のブロックは、前記第３の絶縁層に配設されたままであるように、前記第２のポリシリコン層の一部を除去するステップであって、前記第１の絶縁スペーサは、前記第２のポリシリコン層の前記第１のブロックと前記第２のブロックとの間に配設され、前記第２の絶縁スペーサは、前記第２のポリシリコン層の前記第１のブロックと前記第３のブロックとの間に配設される、除去するステップと、
    前記第２のポリシリコン層の前記第２のブロックに隣接して、前記半導体基板内に第１のドレイン領域を形成するステップと、
    前記第２のポリシリコン層の前記第３のブロックに隣接して、前記半導体基板内に第２のドレイン領域を形成するステップと、を含み、
    前記第２のポリシリコン層の前記第１のブロックは、前記第１のポリシリコン層の前記第１のブロックの前記鋭角縁部に巻き付き、前記第１のポリシリコン層の前記第１のブロックの前記鋭角縁部から絶縁される第１のノッチと、前記第１のポリシリコン層の前記第２のブロックの前記鋭角縁部に巻き付き、前記第１のポリシリコン層の前記第２のブロックの前記鋭角縁部から絶縁される第２のノッチと、を含み、
    前記第２の厚さは第１の厚さよりも大きく、前記第１の厚さは前記第３の厚さよりも大きい、方法。
  2. 前記第２のポリシリコン層の前記第１のブロック、前記第２のブロック、及び前記第３のブロックの上面にサリサイドを形成するステップを更に含む、請求項１に記載の方法。
  3. 前記第１の絶縁スペーサ及び前記第２の絶縁スペーサを形成するステップは、
    前記第１のポリシリコン層に窒化物のブロックを形成することと、
    前記窒化物のブロック及び前記第１のポリシリコン層に酸化物を形成することと、
    酸化物エッチングを実行して、前記窒化物のブロックの側面に当接する前記酸化物の前記第１の絶縁スペーサ及び前記第２の絶縁スペーサを除く、前記酸化物の一部を除去することと、
    前記窒化物のブロックを除去することと、を含む、請求項１に記載の方法。
  4. 前記第１のポリシリコン層の前記第１のブロック及び前記第２のブロックの前記傾斜上面は、
    前記第１のポリシリコン層に窒化物のブロックを形成すること、及び
    前記第１のポリシリコン層の前記傾斜上面が前記窒化物のブロックの側壁に近づくにつれて上向きに傾斜するように、前記第１のポリシリコン層の前記傾斜上面でポリエッチングを実行すること、によって形成される、請求項３に記載の方法。
  5. 前記第２のポリシリコン層の前記一部を除去するステップは、前記絶縁スペーサの頂部も除去する化学機械研磨を含む、請求項１に記載の方法。
  6. 前記第２のポリシリコン層の前記一部を除去するステップは、前記第２のポリシリコン層のフォトリソグラフィーエッチングを含む、請求項５に記載の方法。
  7. 前記第１の絶縁層は酸化物であり、
    前記第２の絶縁層は酸化物であり、
    前記第３の絶縁層は酸化物である、請求項１に記載の方法。
  8. 前記第２のポリシリコン層の前記第１のブロックの前記第１のノッチ及び前記第２のノッチは、第４の厚さを有する絶縁材料によって、前記第１のポリシリコン層の前記第１のブロック及び前記第２のブロックからそれぞれ絶縁されており、
    前記第３の厚さは、前記第４の厚さよりも小さい、請求項１に記載の方法。
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* Cited by examiner, † Cited by third party
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US11081553B2 (en) 2019-07-02 2021-08-03 Silicon Storage Technology, Inc. Method of forming split gate memory cells
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US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
US11362218B2 (en) * 2020-06-23 2022-06-14 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned side edge tunnel oxide
CN114335186A (zh) 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
US11462622B1 (en) * 2021-06-23 2022-10-04 Globalfoundries Singapore Pte. Ltd. Memory cells and methods of forming a memory cell
TW202329418A (zh) 2022-01-11 2023-07-16 聯華電子股份有限公司 半導體記憶體元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
US20050269622A1 (en) 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same
US20170117285A1 (en) 2015-10-21 2017-04-27 Silicon Storage Technology, Inc. Method Of Forming Flash Memory With Separate Wordline And Erase Gates

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5856943A (en) * 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
US6727545B2 (en) 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
US6952034B2 (en) 2002-04-05 2005-10-04 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried source line and floating gate
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
TWI284415B (en) * 2005-10-26 2007-07-21 Promos Technologies Inc Split gate flash memory cell and fabrication method thereof
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
US8878281B2 (en) 2012-05-23 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells
US9018690B2 (en) 2012-09-28 2015-04-28 Silicon Storage Technology, Inc. Split-gate memory cell with substrate stressor region, and method of making same
JP2015130438A (ja) * 2014-01-08 2015-07-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20150213898A1 (en) 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
US20150255614A1 (en) * 2014-03-05 2015-09-10 Powerchip Technology Corporation Split gate flash memory and manufacturing method thereof
KR102240022B1 (ko) * 2014-11-26 2021-04-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN105990367B (zh) * 2015-02-27 2019-03-12 硅存储技术公司 具有rom单元的非易失性存储器单元阵列
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
US9793279B2 (en) * 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US9793281B2 (en) * 2015-07-21 2017-10-17 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
US9859291B2 (en) 2015-08-03 2018-01-02 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
KR102056995B1 (ko) * 2015-11-03 2019-12-17 실리콘 스토리지 테크놀로지 인크 금속 게이트들을 갖는 분리형 게이트 비휘발성 플래시 메모리 셀 및 이를 제조하는 방법
WO2017184315A1 (en) 2016-04-20 2017-10-26 Silicon Storage Technology, Inc. Method of forming pairs of three-gate non-volatile flash memory cells using two polysilicon deposition steps

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286348A (ja) 1999-03-29 2000-10-13 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
US20050269622A1 (en) 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same
US20170117285A1 (en) 2015-10-21 2017-04-27 Silicon Storage Technology, Inc. Method Of Forming Flash Memory With Separate Wordline And Erase Gates

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