TWI600144B - 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元 - Google Patents

使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元 Download PDF

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Description

使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元 相關申請案之交互參照
本申請案主張於2014年8月8日申請之美國專利臨時申請案第62/035,062號的優先權，該案以引用方式併入本文中。
發明領域
本發明係關於非揮發性快閃記憶體單元、此類快閃記憶體單元之陣列，以及製造此類快閃記憶體單元及陣列之方法。
分離閘快閃記憶體單元陣列已為所屬技術領域中熟知。此類陣列之一項實例揭示於美國專利第7,927,994號中，該案全文皆以引用方式併入本文以用於所有目的。圖1繪示已知記憶體單元結構。具體而言，記憶體單元各具有四個閘：浮閘10(其係設置於通道區域12之第一部分上方、且控制通道區域12之第一部分的導電性，通道區域12延伸於源極區域14與汲 極區域16之間)；控制閘18(其係設置於浮閘10上方)；抹除閘20(其係設置於源極區域14上方，且在兩個相鄰記憶體單元之間共用)；及選擇閘22(亦稱為字線WL，其係設置於通道區域12之第二部分上方且控制通道區域12之第二部分之導電性)。
藉由於浮閘10上方形成控制閘18(較佳地，以自我對準方式)且其等之間有ONO絕緣體(氧化物/氮化物/氧化物)或其他介電質作為多晶矽間介電質(IPD)，而達成操作期間控制閘18與浮閘10間之電容耦合。電容耦合係藉由中間介電質之厚度、及經定位彼此相鄰之兩個閘之相對表面積予以指定。
運用進階技術節點，藉此使分配給各記憶體單元之基材表面之大小減小，控制閘之(沿橫向方向)臨界尺寸縮小，其導致浮閘10與控制閘18間之電容耦合減小(由於彼此相鄰之兩個閘的表面積大小減小)。此外，浮閘10與抹除閘20間之穿隧氧化物(抹除操作期間電子穿隧通過穿隧氧化物)暴露於後續的邏輯氧化物氮化作用(oxide nitridation)或HKMG(高K金屬閘極)製程。因此，難以控制穿隧氧化物品質。這兩個問題使這些類型之記憶體單元的大小難以縮小。
上述問題及需求係藉由非揮發性記憶體單元解決，該非揮發性記憶體單元包括：基材，其為第一導電性類型半導體材料；在該基材中的第一及第二間隔 開區域，其等為不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該第二區域之間有通道區域；導電浮閘，該導電浮閘的第一部份經垂直設置於該通道區域之第一部分上方且與之絕緣，該導電浮閘的第二部分經垂直設置於該第一區域上方且與之絕緣，其中該浮閘包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；導電抹除閘，其經垂直設置於該浮閘上方且與之絕緣，其中該一或多個尖銳邊緣面對該抹除閘且與之絕緣；導電控制閘，其第一部分經橫向設置成相鄰於該浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣；及導電選擇閘，其第一部分經垂直設置於該通道區域之第二部分上方且與之絕緣，且經橫向設置成相鄰於該浮閘且與之絕緣。
一種非揮發性記憶體單元陣列，其包括：基材，其為第一導電性類型半導體材料；經形成於該基材上之間隔開的隔離區域，該等隔離區域實質上彼此平行且沿第一方向延伸，各對相鄰的隔離區域之間有作用區域；及記憶體單元對，其等位於該等作用區域之各者中。該等記憶體單元對之各者包括：在該基材中經間隔開之第一區域及一對第二區域，其等具有不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該等第二區域之間有通道區域；一對導電浮閘，各導電浮閘之第一部份經垂直設置於該等通道區域之一者之第一部分上方且與之絕緣，各導電浮閘之第二部分 經垂直設置於該第一區域上方且與之絕緣，其中該等浮閘之各者包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；一對導電抹除閘，各導電抹除閘經垂直設置於該等浮閘之一者上方且與之絕緣，其中該一浮閘之該一或多個尖銳邊緣面對該一抹除閘；導電控制閘，其第一部分經橫向設置成相鄰於且絕緣於該等浮閘，且經垂直設置於該第一區域上方且與該第一區域絕緣；及一對導電選擇閘，各導電選擇閘之第一部分經垂直設置於該等通道區域之一者之第二部分上方且與之絕緣，且經橫向設置成相鄰於該等浮閘之一者且與之絕緣。
一種形成非揮發性記憶體單元之方法，其包括：提供第一導電性類型半導體材料之基材；在該基材中形成第一及第二間隔開區域，其等為與該第一導電性類型不同的第二導電性類型，在該基材中介於該第一區域與該第二區域之間有通道區域；形成導電浮閘，該導電浮閘的第一部份經垂直設置於該通道區域之第一部分上方且與之絕緣，該導電浮閘的第二部份經垂直設置於該第一區域上方且與之絕緣，其中該浮閘包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；形成導電抹除閘，其經垂直設置於該浮閘上方且與之絕緣，其中該一或多個尖銳邊緣面對該抹除閘且與之絕緣；形成導電控制閘，其第一部分經橫向設置成相鄰於該浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣；及形成導電選擇閘，其第一部分經垂直設置於該通 道區域之第二部分上方且與之絕緣，且經橫向設置成相鄰於該浮閘且與之絕緣。
一種形成非揮發性記憶體單元陣列之方法，其包括：提供第一導電性類型半導體材料之基材；形成經形成於該基材上之間隔開的隔離區域，該等隔離區域實質上彼此平行且沿第一方向延伸，各對相鄰隔離區域之間有作用區域；及在該等作用區域之各者中形成記憶體單元對。該等記憶體單元對之各者係藉由以下方式形成：在該基材中形成經間隔開之第一區域及一對第二區域，其等具有不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該等第二區域之間有通道區域；形成一對導電浮閘，各導電浮閘之第一部份經垂直設置於該等通道區域之一者之第一部分上方且與之絕緣，各導電浮閘之第二部分經垂直設置於該第一區域上方且與之絕緣，其中該等浮閘之各者包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；形成一對導電抹除閘，各導電抹除閘經垂直設置於該等浮閘之一者上方且與之絕緣，其中該一浮閘之該一或多個尖銳邊緣面對該一抹除閘；形成導電控制閘，其第一部分經橫向設置成相鄰於該等浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣；及形成一對導電選擇閘，各導電選擇閘之第一部分經垂直設置於該等通道區域之一者之第二部分上方且與之絕緣，且經橫向設置成相鄰於該等浮閘之一者且與之絕緣。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍與隨附圖式而變得顯而易見。
10‧‧‧浮閘
12、80‧‧‧通道區域
14‧‧‧源極區域
16‧‧‧汲極區域
18‧‧‧控制閘
20‧‧‧抹除閘
22‧‧‧選擇閘；字線WL
30‧‧‧矽半導體基板；基板
30a‧‧‧部分
32、36‧‧‧氧化物；氧化物層
34‧‧‧多晶矽層；多晶矽；浮閘
34a‧‧‧尖銳上邊緣；尖銳邊緣
34b、68a‧‧‧垂直定向側表面
34c、68b‧‧‧底表面
38‧‧‧氮化物層；氮化物
40‧‧‧溝槽
42‧‧‧氧化物
44‧‧‧(穿隧)氧化物層；氧化物；穿隧氧化物
46‧‧‧多晶矽；抹除閘
48‧‧‧硬遮罩層；硬遮罩
50‧‧‧STI隔離區域；作用區域
52‧‧‧作用區域；隔離區域
54、62‧‧‧光阻
56‧‧‧氧化物間隔物
58、70‧‧‧氮化物間隔物
60‧‧‧氧化物層(篩)；篩氧化物
64‧‧‧源極區域；源極；源極線
66‧‧‧絕緣層；ONO層；ONO絕緣；ONO絕緣層
68‧‧‧多晶矽層；多晶矽；控制閘
72‧‧‧字線氧化物
74‧‧‧多晶矽間隔物；選擇閘；閘
76‧‧‧氧化物層
78‧‧‧汲極區域；汲極
S1、S2‧‧‧結構堆疊；堆疊
圖1係習知非揮發性記憶體單元之側剖面圖。
圖2A至圖2E係形成本發明之非揮發性記憶體單元的步驟之側剖面圖(沿字線方向)。
圖3A至圖3J係形成本發明之非揮發性記憶體單元的步驟之側剖面圖(沿位元線方向)。
圖4A係本發明之記憶體單元之側剖面圖(沿字線方向)。
圖4B係本發明之記憶體單元之側剖面圖(沿位元線方向)。
本發明係一種經修改記憶體單元之組態及其製作方法，其中抹除閘係形成於浮閘上方，而控制閘係形成於源極區域上方。藉由形成彼此橫向相鄰的控制閘與浮閘，且藉由使浮閘在垂直方向較厚(較高)，達成控制閘與浮閘間之改良電容耦合。在此，浮閘及抹除閘自我對準，抹除閘(而非控制閘)藉此經設置於浮閘上方且與浮閘絕緣。控制閘(而非抹除閘)設置於源極區域上方且與源極區域絕緣。運用此組態，隨著技術進步，可縮小抹除閘臨界尺寸。浮閘與抹除閘間的穿隧氧化物受到抹除閘多晶矽保護，藉此使穿隧氧化物之品質 及可靠度不會因後續LV氧化物氮化作用或HKMG(高K金屬閘極)模組製程而下降。浮閘隅角可藉由使用等向性多晶矽蝕刻而更尖銳，且可垂直於抹除閘多晶矽(其延伸於浮閘行上方)之長度延行。因此，可增強抹除效率，而無需抹除閘至浮閘懸伸。因為源極線受到控制閘多晶矽保護，所以可使用開放整個記憶體的次關鍵MCEL遮罩進行字線VT植入。相形之下，在先前技術中，使用WLVT遮罩來開放WL區域及用光阻覆蓋該源極線區域。對於先前技術裝置的製造，至擴散區(作用區)的WLVT覆疊(對準)可為關鍵問題。
圖2A至圖2E係沿字線方向之側剖面圖，及圖3A至圖3J係沿位元線方向之側剖面圖，繪示形成本發明之記憶體單元的步驟。從圖2A開始，在MCEL光刻、單元抗衝植入、光阻移除及墊氧化物移除之後，一層氧化物32生成於第一導電性類型之矽半導體基材30之表面上。如本文所用，基材可意指單導電性類型單片基材，或導電性類型不同於基材之其他部分的基材之井部分。多晶矽(poly)層34沈積於氧化物32上。氧化物層36沈積於多晶矽層34上。氮化物層38沈積於氧化物層36上。光阻層塗布於氮化物層38上，且使用光刻程序選擇性移除光阻層之部分，使該氮化物層38之所選取部分暴露。接著執行氮化物、氧化物、多晶矽、氧化物及矽蝕刻以形成溝槽40，溝槽40向下延伸穿過氮化物38、氧化物36、多晶矽34、氧化物32且至基材 30中。圖2A顯示成品結構(已移除光阻後)。
執行線性氧化及氧化物沈積(例如高緃橫比程序(HARP))，後續接著退火，以於氮化物38上及於溝槽40中形成氧化物42，如圖2B中所繪示。接著執行氧化物CMP(化學機械拋光)蝕刻，以移除在氮化物38上方的氧化物42之彼部分。使用氮化物蝕刻以移除氮化物38，後續接著使用氧化物蝕刻以移除氧化物36及多晶矽34上的任何氧化物42，留下圖2C中所示之結構。執行多晶矽蝕刻以產生多晶矽34之斜坡上表面(sloping upper surface)，該斜坡上表面終止於沿浮閘34之相對立側上的氧化物42延行的一對尖銳上邊緣34a。接著使用氧化物蝕刻使氧化物42之頂表面凹陷。接著對多晶矽34執行植入及退火。使用HTO氧化物形成以於多晶矽34之暴露表面上方(包括尖銳上邊緣34a四周)形成薄(穿隧)氧化物層44。所得結構如圖2D所示。
一層多晶矽46沈積於結構上。接著，硬遮罩層48沈積於多晶矽46上，如圖2E所示。硬遮罩48可為氮化物，或NON層(具備氮化物子層、氧化物子層、氮化物子層)。所得結構界定藉由隔行穿插的多行作用區域52而分離之多行STI隔離區域50(含有氧化物42)。記憶體單元將於作用區域52之多行中形成。光阻54塗布於結構上方，且藉由光刻程序選擇性移除，留下正交於作用區域50及隔離區域52之行長度而延伸 的多條光阻54。接著執行硬遮罩蝕刻以移除硬遮罩48之暴露部分，如圖3A所示(沿作用區域52之一者延伸之視圖)。
移除光阻54後，使用多晶矽及氧化物非等向性蝕刻以移除多晶矽46及氧化物44，惟位於硬遮罩48下方的多晶矽46及氧化物44之部分除外。接著使用多晶矽蝕刻使多晶矽34之暴露頂表面部分凹陷，如圖3B所示。接著，沿多晶矽34、氧化物44、多晶矽46及硬遮罩48之暴露側壁形成氧化物間隔物及氮化物間隔物。間隔物之形成為所屬技術領域中眾所周知，且其涉及先將材料沈積在該結構的輪廓上方，接著進行非等向性蝕刻處理，藉此移除該結構之水平表面上的材料，而在該結構之垂直定向表面上之材料大部分保持完好(具有圓化的上表面)。藉由氧化物及氮化物沈積及蝕刻形成氧化物間隔物56及氮化物間隔物58。圖3C顯示所得結構。
執行多晶矽蝕刻以移除多晶矽層34之暴露部分，留下多對之結構堆疊S1及S2，如圖3D所示。氧化物層(篩)60經形成於結構上方。光阻62經形成且透過光刻選擇性移除，使相鄰堆疊S1與S2間之區域暴露。執行植入及退火程序以在基材30中於堆疊S1與S2間形成(第二導電性類型之)源極區域64，如圖3E所示。移除光阻62後，使用氧化物蝕刻以移除篩氧化物60及氧化物層32之任何剩餘部分。絕緣層66(例如 ONO--含有氧化物子層、氮化物子層、氧化物子層)經形成於結構上方。接著，多晶矽層68沈積於ONO層66上方，如圖3F所示。接著使用多晶矽等向性蝕刻以移除多晶矽層68，惟堆疊S1與S2間之空間除外。接著執行字線VT植入至堆疊S1及S2外的基材之部分(即，將在字線下方的基材30之部分30a)，如圖3G所示。可使用遮罩步驟(使用光刻的光阻及蝕刻)以保護除記憶體單元區域外的基材之區域。
執行氧化物蝕刻以自ONO絕緣66移除頂氧化物層(其現在係ON絕緣層，惟受多晶矽68保護之部分除外)。執行氮化物沈積及蝕刻以沿堆疊S1及S2之側形成氮化物間隔物70，及自堆疊S1及S2之外側的基材上方的ON絕緣層66移除氮化物。較佳地，在此階段，對同一晶片執行邏輯裝置製程，諸如邏輯及高電壓井形成、植入退火、HV及I/O氧化物形成及核心邏輯氧化物形成。此處理期間，堆疊S1及S2外的基材30上之氧化物經移除，且字線氧化物72經形成於基材上方。圖3H顯示所得結構。
一層多晶矽經沈積於結構上方。可對該經沈積之多晶矽執行植入及退火(例如N+植入物，諸如磷)。接著使用非等向性多晶矽蝕刻以移除該多晶矽層之部分，留下堆疊S1及S2之外側上毗連氮化物間隔物70之多晶矽間隔物74。亦可使用此多晶矽蝕刻以在晶片之其他部分中界定該多晶矽層之剩餘部分，諸如用於 低電壓及高電壓邏輯裝置之閘。光阻及光刻可與此多晶矽蝕刻結合使用。接著，結構被氧化以在多晶矽間隔物74及多晶矽68之暴露部分上形成氧化物層76。圖3I顯示所得結構。接著執行成品記憶體陣列處理以完成記憶體陣列結構，如圖3J所示。此處理包括植入之步驟，以在基材中相鄰於多晶矽間隔物74形成(第二導電性類型之)汲極區域78。
圖4A及圖4B中分別顯示沿字線方向及沿位元線方向檢視之成品記憶體單元結構。記憶體單元分別包括源極區域64及汲極區域78，源極區域64與汲極區域78之間的基材界定通道區域80。浮閘34係設置於通道區域80之第一部分上方及源極區域64之部分上方，藉由氧化物32而與其等絕緣。控制閘68係設置於源極區域64上方(且藉由ONO層66而與源極區域64絕緣)，且係橫向相鄰於浮閘34(且藉由ONO層66而與浮閘34絕緣)。抹除閘46係垂直設置於浮閘34上方，且藉由氧化物44而與浮閘34絕緣。抹除閘46經橫向設置成相鄰於控制閘68之上部分(且藉由ONO層66、氮化物間隔物58及氧化物間隔物56而與控制閘68之上部分絕緣)。抹除閘經形成為傳導抹除閘線之部件，該傳導抹除閘線沿垂直於作用區域及隔離區域延伸之方向跨作用區域及隔離區域延伸。在作用區域之各者中，抹除閘線之各者攔截抹除閘之一者。選擇閘74(亦稱為字線)係設置於通道區域80之第二部分上方(且藉由氧 化物72而與通道區域80之第二部分絕緣)。選擇閘74之下部分經橫向設置成相鄰於浮閘34(且藉由氮化物間隔物70及ONO層66之氧化物部分而與浮閘34絕緣)。選擇閘74之上部分經橫向設置成相鄰於抹除閘46(且藉由氮化物間隔物70、ONO層66之氧化物部分、氮化物間隔物58及氧化物間隔物56而與抹除閘46絕緣)。浮閘與控制閘間之電容耦合在無需利用過度的橫向佔用區域的情況下經增強，此係因為該浮閘34及控制閘68係沿垂直方向伸長(例如，浮閘34之垂直定向側表面34b之長度可大於其底表面34c之長度，且控制閘68之垂直定向側表面68a之長度可大於其底表面68b之長度)，該等浮閘與控制閘之垂直定向側表面彼此相鄰且絕緣。
為了程式化記憶體單元，正電壓經施加至選擇閘74以使閘74下方之通道區域部分導電。正電壓經施加至控制閘68，因為與浮閘34之強電容耦合，該正電壓出現在浮閘上。正電壓經施加至源極區域64(相對於汲極區域78)，所以電子自汲極78流過通道區域至源極64。當電子接近浮閘下方之通道區域80之部分時，因耦合至浮閘之正電位而使電子變成熱電子，並且注入電子通過氧化物32及至浮閘34上。
為了抹除記憶體單元，高正電壓經施加至抹除閘46，藉此浮閘34上之電子經誘導以自尖銳邊緣34a穿隧通過穿隧氧化物44，及至抹除閘46上。
為了讀取記憶體單元，正電壓經施加至選擇閘74以使閘74下方之通道區域部分導電。跨源極64及汲極78施加讀取電位電壓，並施加小的正電壓至控制閘68(其係耦合至浮閘34)。若未用電子程式化浮閘34，將會使浮閘34下方之通道區域導電，且電流將會流跨通道區域(其感測為未程式化狀態)。若用電子程式化浮閘34，浮閘34將防止小的經耦合電壓使浮閘34下方之通道區域導電，且流跨通道區域的電流將經降低或抑制(其感測為經程式化狀態)。
如以上所述，藉由形成彼此橫向相鄰的控制閘68與浮閘34，且使浮閘34垂直延伸，達成控制閘68與浮閘34間之增強電容耦合，此不會增加浮閘的橫向佔用區域，同時增強程式化效能。此外，抹除閘46係依自我對準方式垂直形成於浮閘34上方，藉此浮閘34之尖銳上邊緣34a之兩者面對抹除閘46，用於使抹除操作期間通過氧化物44之穿隧經增強。此組態允許縮小浮閘及抹除閘之橫向佔用區域，同時保持記憶體單元抹除效能。因為抹除閘完全延伸於尖銳邊緣34a上方且因此延伸於其間之穿隧氧化物44上方，所以保護穿隧氧化物44免於後續記憶體單元及邏輯裝置製程，諸如LV氧化物氮化作用或HKMG(高K金屬閘極)模組製程。運用垂直於抹除閘多晶矽(抹除閘多晶矽延伸於浮閘行之上方)之長度延行的浮閘尖銳邊緣，增強抹除效率，而無需特別設計抹除閘至浮閘之懸伸。最後，因為 源極線64受到控制閘多晶矽68保護，所以可使用開放整個記憶體的次關鍵MCEL遮罩進行字線VT植入。
應了解，本發明不受限於本文上述提及與描述的實施例，而是其涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如從申請專利範圍及說明中可明白顯示，並非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元即可。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於 其間)的含意，以及「電耦接」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
30‧‧‧矽半導體基板；基板
34‧‧‧多晶矽層；多晶矽；浮閘
44‧‧‧(穿隧)氧化物層；氧化物；穿隧氧化物
46‧‧‧多晶矽；抹除閘
48‧‧‧硬遮罩層；硬遮罩
70‧‧‧氮化物間隔物
64‧‧‧源極區域；源極；源極線
68‧‧‧多晶矽層；多晶矽；控制閘
74‧‧‧多晶矽間隔物；選擇閘；閘
78‧‧‧汲極區域；汲極

Claims (22)

  1. 一種非揮發性記憶體單元，其包含：基材，其為第一導電性類型半導體材料；在該基材中的第一及第二間隔開區域，其等為不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該第二區域之間有通道區域；導電浮閘，該導電浮閘的第一部份經垂直設置於該通道區域之第一部分上方且與之絕緣，該導電浮閘的第二部分經垂直設置於該第一區域上方且與之絕緣，其中該浮閘包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；導電抹除閘，其垂直設置於該浮閘上方且與之絕緣，其中該一或多個尖銳邊緣面對該抹除閘且與之絕緣，其中該抹除閘具有一底表面，該底表面具有面對該浮閘之該斜坡上表面的一部分，且該底表面之該部分具有與該斜坡上表面的形狀匹配之一形狀，且其中前述抹除閘底表面進一步包含包繞該一或多個尖銳邊緣的一或多個部分；導電控制閘，其第一部分經橫向設置成相鄰於該浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣；及導電選擇閘，其第一部分經垂直設置於該通道區域之第二部分上方且與之絕緣，且經橫向設置成相鄰於該浮閘且與之絕緣。
  2. 如請求項1之非揮發性記憶體單元，其中該控制閘之第二部分經 橫向設置成相鄰於該抹除閘且與之絕緣。
  3. 如請求項1之非揮發性記憶體單元，其中該選擇閘之第二部分經橫向設置成相鄰於該抹除閘且與之絕緣。
  4. 如請求項1之非揮發性記憶體單元，其中該選擇閘係間隔物。
  5. 如請求項1之非揮發性記憶體單元，其中該浮閘包括：底表面，其面對該通道區域之該第一部分及該第一區域；以及側表面，其面對該控制閘；其中該側表面之垂直長度大於該底表面之水平長度。
  6. 如請求項1之非揮發性記憶體單元，其中該一或多個尖銳邊緣係在該浮閘之該上表面之相對立側處的一對尖銳邊緣。
  7. 一種非揮發性記憶體單元陣列，其包括：基材，其為第一導電性類型半導體材料；經形成於該基材上之間隔開的隔離區域，該等隔離區域實質上彼此平行且沿第一方向延伸，各對相鄰的隔離區域之間有作用區域；該等作用區域之各者包括記憶體單元對，該等記憶體單元對之各者包括：在該基材中經間隔開之第一區域及一對第二區域，其等具有不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該等第二區域之間有通道區域， 一對導電浮閘，各導電浮閘之第一部份經垂直設置於該等通道區域之一者之第一部分上方且與之絕緣，各導電浮閘之第二部分經垂直設置於該第一區域上方且與之絕緣，其中該等浮閘之各者包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣，一對導電抹除閘，各導電抹除閘垂直設置於該等浮閘之一者上方且與之絕緣，其中該一浮閘之該一或多個尖銳邊緣面對該一抹除閘，其中各該抹除閘具有一底表面，該底表面具有面對該等浮閘之一者之該斜坡上表面的一部分，且該底表面之該部分具有與該斜坡上表面的形狀相匹配的一形狀，且其中各該抹除閘之前述抹除閘底表面進一步包含包繞該等浮閘之一者之該一或多個尖銳邊緣的一或多個部分，導電控制閘，其第一部分經橫向設置成相鄰於且絕緣於該等浮閘，且經垂直設置於該第一區域上方且與該第一區域絕緣，以及一對導電選擇閘，各導電選擇閘之第一部分經垂直設置於該等通道區域之一者之第二部分上方且與之絕緣，且經橫向設置成相鄰於該等浮閘之一者且與之絕緣。
  8. 如請求項7之陣列，其中對於該等記憶體單元對之各者，該控制閘之第二部分經橫向設置於該對抹除閘之間且與彼等絕緣。
  9. 如請求項7之陣列，其中該等選擇閘之各者之第二部分經橫向設 置成相鄰於該等抹除閘之一者且與之絕緣。
  10. 如請求項7之陣列，其中該等選擇閘之各者係間隔物。
  11. 如請求項7之陣列，其中對於該等記憶體單元對之各者，該等浮閘之各者包括：底表面，其面對該等通道區域之一者之第一部分及該第一區域；及側表面，其面對該控制閘；其中該側表面之垂直長度大於該底表面之水平長度。
  12. 如請求項7之陣列，其中該等抹除閘之各者經形成為傳導抹除閘線之部件，該傳導抹除閘線沿垂直於該第一方向之第二方向跨該等作用區域及該等隔離區域延伸，且其中在該等作用區域之各者中，該等抹除閘線之各者攔截該等抹除閘之一者。
  13. 如請求項12之陣列，其中對於該等浮閘之各者，該一或多個尖銳邊緣係在該浮閘之該上表面之相對立側處的一對尖銳邊緣，且其中在該等作用區域之各者中，該等抹除閘線之各者延伸於該等浮閘之一者之該一對尖銳邊緣上方。
  14. 一種形成非揮發性記憶體單元之方法，其包含：提供第一導電性類型半導體材料之基材；在該基材中形成第一及第二間隔開區域，其等為與該第一導電性類型不同的第二導電性類型，在該基材中介於該第一區域與該第二區域之間有通道區域； 形成導電浮閘，該導電浮閘的第一部份經垂直設置於該通道區域之第一部分上方且與之絕緣，該導電浮閘的第二部份經垂直設置於該第一區域上方且與之絕緣，其中該浮閘包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣；形成導電抹除閘，其垂直設置於該浮閘上方且與之絕緣，其中該一或多個尖銳邊緣面對該抹除閘且與之絕緣，其中該抹除閘具有一底表面，該底表面具有面對該浮閘之該斜坡上表面的一部分，且該底表面之該部分具有與該斜坡上表面的形狀匹配之一形狀，且其中前述抹除閘底表面進一步包含包繞該一或多個尖銳邊緣的一或多個部分；形成導電控制閘，其第一部分經橫向設置成相鄰於該浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣；以及形成導電選擇閘，其第一部分經垂直設置於該通道區域之第二部分上方且與之絕緣，且經橫向設置成相鄰於該浮閘且與之絕緣。
  15. 如請求項14之方法，其中該形成該選擇閘包括：形成傳導材料之間隔物。
  16. 如請求項14之方法，其中該浮閘包括：底表面，其面對該通道區域之該第一部分及該第一區域；及 側表面，其面對該控制閘；其中該側表面之垂直長度大於該底表面之水平長度。
  17. 如請求項14之方法，其中該一或多個尖銳邊緣係在該浮閘之該上表面之相對立側處的一對尖銳邊緣。
  18. 一種形成非揮發性記憶體單元陣列之方法，其包含：提供第一導電性類型半導體材料之基材；形成經形成於該基材上之間隔開的隔離區域，該等隔離區域實質上彼此平行且沿第一方向延伸，各對相鄰隔離區域之間有作用區域；在該等作用區域之各者中形成記憶體單元對，該等記憶體單元對之各者係藉由以下方式形成：在該基材中形成經間隔開之第一區域及一對第二區域，其等具有不同於該第一導電性類型的第二導電性類型，在該基材中介於該第一區域與該等第二區域之間有通道區域，形成一對導電浮閘，各導電浮閘之第一部份經垂直設置於該等通道區域之一者之第一部分上方且與之絕緣，各導電浮閘之第二部分經垂直設置於該第一區域上方且與之絕緣，其中該等浮閘之各者包括斜坡上表面，該斜坡上表面終止於一或多個尖銳邊緣，形成一對導電抹除閘，各導電抹除閘垂直設置於該等浮閘之一者上方且與之絕緣，其中該一浮閘之該一或多個尖 銳邊緣面對該一抹除閘，其中各該抹除閘具有一底表面，該底表面具有面對該等浮閘之一者之該斜坡上表面的一部分，且該底表面之該部分具有與該斜坡上表面的形狀相匹配的一形狀，且其中各該抹除閘之前述抹除閘底表面進一步包含包繞該等浮閘之一者之該一或多個尖銳邊緣的一或多個部分，形成導電控制閘，其第一部分經橫向設置成相鄰於該等浮閘且與之絕緣，且經垂直設置於該第一區域上方且與之絕緣，以及形成一對導電選擇閘，各導電選擇閘之第一部分經垂直設置於該等通道區域之一者之第二部分上方且與之絕緣，且經橫向設置成相鄰於該等浮閘之一者且與之絕緣。
  19. 如請求項18之方法，其中該形成該等選擇閘之各者包括：形成傳導材料之間隔物。
  20. 如請求項18之方法，其中對於該等記憶體單元對之各者，該等浮閘之各者包括：底表面，其面對該等通道區域之一者之第一部分及該第一區域，及側表面，其面對該控制閘，其中該側表面之垂直長度大於該底表面之水平長度。
  21. 如請求項18之方法，其中該等抹除閘之各者經形成為傳導抹除 閘線之部件，該傳導抹除閘線沿垂直於該第一方向之第二方向跨該等作用區域及該等隔離區域延伸，且其中在該等作用區域之各者中，該等抹除閘線之各者攔截該等抹除閘之一者。
  22. 如請求項21之方法，其中對於該等浮閘之各者，該一或多個尖銳邊緣係在該浮閘之該上表面之相對立側處的一對尖銳邊緣，且其中在該等作用區域之各者中，該等抹除閘線之各者延伸於該等浮閘之一者之該一對尖銳邊緣上方。
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