CN107425003B - 制造分裂栅非易失性闪存单元的方法 - Google Patents

制造分裂栅非易失性闪存单元的方法 Download PDF

Info

Publication number
CN107425003B
CN107425003B CN201610330742.XA CN201610330742A CN107425003B CN 107425003 B CN107425003 B CN 107425003B CN 201610330742 A CN201610330742 A CN 201610330742A CN 107425003 B CN107425003 B CN 107425003B
Authority
CN
China
Prior art keywords
polysilicon layer
block
forming
substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610330742.XA
Other languages
English (en)
Other versions
CN107425003A (zh
Inventor
C.王
L.邢
A.刘
M.刁
X.刘
N.杜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to CN201610330742.XA priority Critical patent/CN107425003B/zh
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Priority to US15/494,499 priority patent/US10276696B2/en
Priority to JP2018560532A priority patent/JP6800247B2/ja
Priority to KR1020187036615A priority patent/KR102110703B1/ko
Priority to EP21178701.5A priority patent/EP3913656B1/en
Priority to EP17799842.4A priority patent/EP3459104A4/en
Priority to PCT/US2017/029023 priority patent/WO2017200709A1/en
Priority to TW106114607A priority patent/TWI625843B/zh
Publication of CN107425003A publication Critical patent/CN107425003A/zh
Priority to US16/287,581 priority patent/US10615270B2/en
Priority to US16/576,389 priority patent/US10833179B2/en
Priority to US16/576,370 priority patent/US10833178B2/en
Priority to US16/576,348 priority patent/US10644139B2/en
Application granted granted Critical
Publication of CN107425003B publication Critical patent/CN107425003B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Abstract

本发明涉及一种在具有存储器单元区域和逻辑电路区域的衬底上形成非易失性存储器单元的方法，所述方法通过以下方式进行：在所述存储器单元区域中形成一对导电浮动栅极；在所述衬底中在所述一对浮动栅极之间形成第一源极区域；在两个区域中形成多晶硅层；在所述逻辑电路区域中在所述多晶硅层上方形成氧化物层；在所述存储器单元区域中对所述多晶硅层执行化学‑机械抛光从而在所述浮动栅极之间留下所述多晶硅层的第一区块，所述第一区块与所述多晶硅层的其余部分分开；以及选择性蚀刻所述多晶硅层的多个部分从而产生：设置在所述存储器单元区域的外区域中的所述多晶硅层的第二和第三区块，以及在所述逻辑电路区域中的所述多晶硅层的第四区块。

Description

制造分裂栅非易失性闪存单元的方法
技术领域
本发明涉及一种具有选择栅极、浮动栅极、控制栅极和擦除栅极的非易失性闪存单元。
背景技术
具有选择栅极(也称为字线栅极)、浮动栅极、控制栅极和擦除栅极的分裂栅非易失性闪存单元是本领域中熟知的。参见例如美国专利6,747,310和7,868,375。具有在浮动栅极上方的悬垂部的擦除栅极也是本领域中熟知的。参见例如美国专利5,242,848。所有这三篇专利均以引用方式全文并入本文中。
在相同的衬底上形成具有四个栅极(选择、控制、擦除、浮动)和逻辑电路的存储器单元也是已知的。参见例如美国专利公布2015-0263040。然而，相对尺寸的控制可能是困难的。本发明包括更简单更稳健地形成选择栅极、擦除栅极和逻辑栅极的方法。
发明内容
一种形成非易失性存储器单元的方法包括：提供具有存储器单元区域和逻辑电路区域的半导体衬底；形成设置在衬底的存储器单元区域上方并与该存储器单元区域绝缘的一对导电浮动栅极；在衬底中在所述一对浮动栅极之间形成第一源极区域；在存储器单元区域和逻辑电路区域中形成位于衬底上方并与之绝缘的多晶硅层，其中多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；在存储器单元区域和逻辑电路区域中在多晶硅层上方形成氧化物层；从存储器单元区域移除氧化物层；在存储器单元区域中对多晶硅层执行化学-机械抛光以使得在浮动栅极之间并在第一源极区域上方的多晶硅层的第一区块与多晶硅层的其余部分分开；以及从逻辑电路区域移除氧化物层。该方法还包括选择性蚀刻多晶硅层的多个部分以产生：设置在衬底上方的多晶硅层的第二区块，其中所述一对浮动栅极中的一者设置在多晶硅层的第一区块与第二区块之间；设置在衬底上方的多晶硅层的第三区块，其中所述一对浮动栅极中的另一者设置在多晶硅层的第一区块与第三区块之间；以及设置在衬底的逻辑电路部分上方并与该逻辑电路部分绝缘的多晶硅层的第四区块。该方法还包括：在衬底中与多晶硅层的第二区块的侧面相邻形成第一漏极区域；在衬底中与多晶硅层的第三区块的侧面相邻形成第二漏极区域；在衬底中与多晶硅层的第四区块的第一侧面相邻形成第三漏极区域；以及在衬底中与多晶硅层的第四区块的第二侧面相邻形成第二源极区域，该第二侧面与第四区块的第一侧面相对。
一种形成非易失性存储器单元的方法包括：提供具有存储器单元区域和逻辑电路区域的半导体衬底；形成设置在衬底的存储器单元区域上方并与该存储器单元区域绝缘的一对导电浮动栅极；在衬底中在所述一对浮动栅极之间形成第一源极区域；在存储器单元区域和逻辑电路区域中形成位于衬底上方并与之绝缘的多晶硅层，其中多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；以及在存储器单元区域中在多晶硅层上形成氧化物间隔物。该方法还包括选择性移除多晶硅层的多个部分以产生：设置在衬底上方并在所述一对导电浮动栅极之间的多晶硅层的第一区块；设置在衬底上方的多晶硅层的第二区块，其中所述一对浮动栅极中的一者设置在多晶硅层的第一区块与第二区块之间，其中多晶硅层的第二区块的侧面与氧化物间隔物中的一者的侧面对齐；设置在衬底上方的多晶硅层的第三区块，其中所述一对浮动栅极中的另一者设置在多晶硅层的第一区块与第三区块之间，其中多晶硅层的第三区块的侧面与氧化物间隔物中的一者的侧面对齐；以及设置在衬底的逻辑电路部分上方并与该逻辑电路部分绝缘的多晶硅层的第四区块。该方法还包括：在衬底中与多晶硅层的第二区块的侧面相邻形成第一漏极区域；在衬底中与多晶硅层的第三区块的侧面相邻形成第二漏极区域；在衬底中与多晶硅层的第四区块的第一侧面相邻形成第三漏极区域；以及在衬底中与多晶硅层的第四区块的第二侧面相邻形成第二源极区域，该第二侧面与第四区块的第一侧面相对。
一种形成非易失性存储器单元的方法包括：提供具有存储器单元区域和逻辑电路区域的半导体衬底；形成设置在衬底的存储器单元区域上方并与该存储器单元区域绝缘的一对导电浮动栅极；在衬底中在所述一对浮动栅极之间形成第一源极区域；在存储器单元区域和逻辑电路区域中形成位于衬底上方并与之绝缘的多晶硅层，其中多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；执行第一多晶硅蚀刻以移除多晶硅层的多个部分以使得在浮动栅极之间并在第一源极区域上方的多晶硅层的第一区块与多晶硅层的其余部分分开；在存储器单元区域和逻辑电路区域中在衬底上方形成氧化物层；在逻辑电路区域的第一部分中在多晶硅层上形成光刻胶的第一区块；执行氧化物蚀刻以移除氧化物层的除了至少以下部分外的多个部分：在存储器单元区域中的氧化物层的间隔物，和在光刻胶的第一区块之下的氧化物层的区块；以及在逻辑电路区域的第二部分中在多晶硅层上形成光刻胶的第二区块。该方法还包括：执行第二多晶硅蚀刻以移除多晶硅层的多个部分从而产生：设置在氧化物间隔物中的一者下方以及衬底上方的多晶硅层的第二区块，其中所述一对浮动栅极中的一者设置在多晶硅层的第一区块与第二区块之间；设置在氧化物间隔物中的一者下方以及衬底上方的多晶硅层的第三区块，其中所述一对浮动栅极中的另一者设置在多晶硅层的第一区块与第三区块之间；设置在逻辑电路区域的第一部分中的氧化物层区块下方的多晶硅层的第四区块；以及设置在逻辑电路区域的第二部分中的光刻胶的第二区块下方的多晶硅层的第五区块。该方法还包括：在衬底中与多晶硅层的第二区块的侧面相邻形成第一漏极区域；在衬底中与多晶硅层的第三区块的侧面相邻形成第二漏极区域；在衬底中与多晶硅层的第四区块的第一侧面相邻形成第三漏极区域；在衬底中与多晶硅层的第四区块的第二侧面相邻形成第二源极区域，该第二侧面与第四区块的第一侧面相对；在衬底中与多晶硅层的第五区块的第一侧面相邻形成第四漏极区域；以及在衬底中与多晶硅层的第五区块的第二侧面相邻形成第三漏极区域，该第二侧面与第五区块的第一侧面相对。
一种形成非易失性存储器单元的方法包括：提供具有存储器单元区域和逻辑电路区域的半导体衬底；形成设置在衬底的存储器单元区域上方并与该存储器单元区域绝缘的一对导电浮动栅极；在衬底中在所述一对浮动栅极之间形成第一源极区域；在存储器单元区域和逻辑电路区域中形成位于衬底上方并与之绝缘的多晶硅层，其中多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；在存储器单元区域和逻辑电路区域中在多晶硅层上方形成氧化物层；在存储器单元区域和逻辑电路区域中在氧化物层上方形成BARC层；移除设置在浮动栅极上方的BARC和氧化物层的多个部分，同时维持BARC和氧化物层的与存储器单元区域中的浮动栅极间隔开并设置在逻辑电路区域中的多个部分；执行第一多晶硅蚀刻以移除所述一对浮动栅极上方的多晶硅层的一部分，以使得在浮动栅极之间并在第一源极区域上方的多晶硅层的第一区块与多晶硅层的其余部分分开；以及移除BARC和氧化物层的其余部分。该方法还包括选择性蚀刻多晶硅层的多个部分以产生：设置在衬底上方的多晶硅层的第二区块，其中所述一对浮动栅极中的一者设置在多晶硅层的第一区块与第二区块之间；设置在衬底上方的多晶硅层的第三区块，其中所述一对浮动栅极中的另一者设置在多晶硅层的第一区块与第三区块之间；以及设置在衬底的逻辑电路部分上方并与该逻辑电路部分绝缘的多晶硅层的第四区块。该方法还包括：在衬底中与多晶硅层的第二区块的侧面相邻形成第一漏极区域；在衬底中与多晶硅层的第三区块的侧面相邻形成第二漏极区域；在衬底中与多晶硅层的第四区块的第一侧面相邻形成第三漏极区域；以及在衬底中与多晶硅层的第四区块的第二侧面相邻形成第二源极区域，该第二侧面与第四区块的第一侧面相对。
一种形成非易失性存储器单元的方法包括：提供具有存储器单元区域和逻辑电路区域的半导体衬底；形成设置在衬底的存储器单元区域上方并与该存储器单元区域绝缘的一对导电浮动栅极；在衬底中在所述一对浮动栅极之间形成第一源极区域；在存储器单元区域和逻辑电路区域中形成位于衬底上方并与之绝缘的多晶硅层，其中多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；以及执行旋涂工艺以在存储器单元区域和逻辑电路区域中在多晶硅层上方形成涂层。该方法还包括执行非选择性蚀刻以移除涂层和多晶硅层的上部从而产生：设置在衬底上方以及所述一对导电浮动栅极之间的多晶硅层的第一区块；设置在衬底上方的多晶硅层的第二区块，其中所述一对浮动栅极中的一者设置在多晶硅层的第一区块与第二区块之间；设置在衬底上方的多晶硅层的第三区块，其中所述一对浮动栅极中的另一者设置在多晶硅层的第一区块与第三区块之间；以及设置在衬底的逻辑电路部分上方并与该逻辑电路部分绝缘的多晶硅层的第四区块。该方法还包括：在衬底中与多晶硅层的第二区块的侧面相邻形成第一漏极区域；在衬底中与多晶硅层的第三区块的侧面相邻形成第二漏极区域；在衬底中与多晶硅层的第四区块的第一侧面相邻形成第三漏极区域；以及在衬底中与多晶硅层的第四区块的第二侧面相邻形成第二源极区域，该第二侧面与第四区块的第一侧面相对。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1A-1H为示出形成本发明的存储器单元叠堆的步骤的横截面视图。
图2A-2C和图3A-3C为分别示出形成存储器单元和逻辑器件的步骤的横截面视图。
图4A-4C为示出形成存储器单元的替代性实施例的步骤的横截面视图。
图5A-5C和图6A-6C为分别示出形成存储器单元和逻辑器件的替代性实施例的步骤的横截面视图。
图7A-7C和图8A-8C为分别示出形成存储器单元和逻辑器件的替代性实施例的步骤的横截面视图。
图9A-9E和图10A-10E及图11A-11E为分别示出形成存储器单元、低压逻辑器件和高压逻辑器件的替代性实施例的步骤的横截面视图。
图12A-12D和图13A-13D为分别示出形成存储器单元和逻辑器件的替代性实施例的步骤的横截面视图。
图14A-14C和图15A-15C为分别示出形成存储器单元和逻辑器件的替代性实施例的步骤的横截面视图。
图16A-16D和图17A-17D为分别示出形成存储器单元和逻辑器件的替代性实施例的步骤的横截面视图。
具体实施方式
参见图1A-1H，其中示出了制造存储器单元的工艺中的开始步骤的横截面视图。该工艺始于在P型单晶硅衬底10上形成二氧化硅(氧化物)层12。之后，在二氧化硅层12上形成第一多晶硅(或非晶硅)层14，如图1A中所示。随后在垂直于图1A的视图的方向上对第一多晶硅层14进行图案化。
诸如二氧化硅(或甚至复合材料层，诸如ONO(氧化物、氮化物、氧化物))的另一绝缘层16形成在第一多晶硅层14上。第二多晶硅层18然后形成在氧化物层16上。另一绝缘层20形成在第二多晶硅层18上并在随后的干法蚀刻期间用作硬掩模。在该优选的实施例中，层20为复合材料层，其包含氮化硅20a、二氧化硅20b和氮化硅20c。所得结构示于图1B中。应该指出的是，硬掩模20可相反地为二氧化硅20b和氮化硅20c的复合材料层，或仅仅是厚的氮化硅(氮化物)层20a。
在该结构上涂布光刻胶材料(未示出)，然后执行掩模步骤，使光刻胶材料的所选部分暴露。对光刻胶进行显影，并且通过将该光刻胶用作掩模来蚀刻该结构。具体地讲，对复合材料层20、第二多晶硅层18和绝缘层16进行各向异性蚀刻，直到暴露出第一多晶硅层14。所得结构示于图1C中。虽然仅示出两个“叠堆”S1和S2，但是应当清楚，存在彼此分开的多个此类“叠堆”。
二氧化硅22形成在该结构上。随后是氮化硅层24的形成。氮化硅24和二氧化硅22被各向异性蚀刻，留下在叠堆S1和S2旁边的复合材料间隔物26(它是二氧化硅22和氮化硅24的组合)。间隔物的形成是本领域熟知的，并且涉及材料在结构的轮廓上方的沉积，继之进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面移除，而该材料在该结构的垂直取向表面上在很大程度上保持完整(具有圆化的上表面)。所得结构示于图1D中。
在结构上方形成氧化物层，然后进行各向异性蚀刻，留下在叠堆S1和S2旁边的氧化物间隔物28。光刻胶30形成在叠堆S1与S2之间的区域上方以及其他交替的成对叠堆S1与S2之间的区域上方。成对叠堆S1与S2之间的区域在本文被称为“内区域”，而在内区域之外(即，在相邻的叠堆对S1和S2之间)的区域被称为“外区域”。外区域中的暴露出的间隔物28通过各向同性蚀刻而移除。所得结构示于图1E中。
在移除光刻胶30后，对内区域和外区域中第一多晶硅层14的暴露部分进行各向异性蚀刻。氧化物层12的部分也将在多晶硅过蚀刻(poly over-etching)期间被蚀刻(移除)。剩余氧化物的较薄层将优选地留在衬底10上，以便防止损伤衬底10。所得结构示于图1F中。
在结构上方形成氧化物层，然后进行各向异性蚀刻，留下在叠堆S1和S2旁边的氧化物间隔物31和在衬底10上的氧化物层33。任选地，HV MOS栅极氧化物的另一氧化物层形成在结构上方，从而使间隔物31和层33变厚。光刻胶材料32然后涂布并且被加掩模，留下叠堆S1与S2之间的内区域中的开口。再次，类似于图1E中示出的图，光刻胶在其他交替成对的叠堆之间。所得结构接受离子注入到内区域中衬底10的暴露部分，从而形成源极区域34。与叠堆S1和S2相邻的氧化物间隔物31和内区域中的氧化物层33然后通过例如湿法蚀刻而移除。所得结构示于图1G中。
移除叠堆S1和S2的外区域中的光刻胶材料32。应用高温热退火步骤，以激活离子注入从而完成源极结(即，第一区域或源极区域34)的形成。二氧化硅36形成在每个位置。该结构再次被光刻胶材料38覆盖，并且进行掩模步骤，从而暴露出叠堆S1和S2的外区域并留下覆盖叠堆S1和S2之间的内区域的光刻胶材料38。执行氧化物各向异性蚀刻然后是各向同性湿法蚀刻，以从叠堆S1和S2的外区域移除氧化物36和氧化物33，并可能地减小叠堆S1和S2的外区域中氧化物间隔物31的厚度。所得结构示于图1H中。
图2A-2C是示出在衬底10的存储器单元区域中制造存储器单元的工艺中接下来的步骤的横截面视图，而图3A-3C是示出在衬底10的逻辑电路区域中制造逻辑器件的工艺中接下来的步骤的横截面视图。在移除光刻胶材料38后，在外区域和逻辑电路区域中在衬底10的暴露部分上形成绝缘层40(例如，氧化物)。多晶硅保形层42然后沉积在结构上方。取决于多晶硅层42的厚度，其可以在源极区域34上方合并或不像如图所示的那样。缓冲氧化物44然后在两个区域中沉积在多晶硅层42上。所得结构示于图2A和图3A中。
将光刻胶涂布在结构上，并经由光刻过程从衬底的存储器单元区域选择性移除。使用氧化物蚀刻来从存储器单元区域移除缓冲氧化物44，如图2B和图3B中所示(在移除光刻胶后)。使用CMP(化学-机械抛光)使存储器单元叠堆结构的顶部平坦化。使用氧化物蚀刻来移除逻辑电路区域中的缓冲氧化物44。将光刻胶涂布在结构上，并从逻辑电路区域和存储器单元区域的多个部分选择性移除。然后使用多晶硅蚀刻来移除逻辑电路区域中(留下层42的区块42c)和存储器单元区域中(以限定选择栅极42b的外边缘)的多晶硅层42的暴露部分。然后执行注入以在存储器单元区域中形成漏极区域48，并在逻辑电路区域中形成源极区域50和漏极区域52。最终的所得结构示于图2C和图3C中(在移除光刻胶后)。
如图2C中所示，以成对方式形成存储器单元，它们共享共同的源极区域34和共同的擦除栅极42a。每个存储器单元包括在源极(第一)区域34与漏极(第二)区域48之间延伸的沟道区域54，并具有设置在浮动栅极14下方的第一部分和设置在选择栅极42b下方的第二部分。控制栅极18设置在浮动栅极14上方。如图3C中所示，逻辑器件各自包括在逻辑源极区域50与逻辑漏极区域52之间延伸的沟道区域56，和设置在沟道区域56上方的逻辑栅极42c。该存储器形成工艺的一个优点是仅使用一个逻辑栅极多晶硅层来形成擦除栅极42a、选择栅极42b和逻辑栅极42c，而不必使用虚拟多晶硅层或另外的多晶硅沉积步骤。
图4A-4C示出了用于形成存储器单元的替代性实施例，该替代性实施例始于图2A中所示的相同结构。然而，不从存储器单元区域移除所有的缓冲氧化物44，而是使用各向异性蚀刻以留下多晶硅层42上的缓冲氧化物间隔物44a，如图4A中所示。使用CMP(化学-机械抛光)使存储器单元叠堆结构的顶部平坦化，如图4B中所示。然后使用多晶硅蚀刻来形成选择栅极42b的外边缘，并如上所述形成漏极区域48，如图4C中所示。该实施例的优点在于：选择栅极42b的外边缘自对齐到缓冲氧化物间隔物44a并由缓冲氧化物间隔物44a限定。
图5A-5C和图6A-6C示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于图2A和图3A中所示的相同结构。使用各向异性蚀刻来移除除了存储器单元区域中的缓冲氧化物间隔物44a外的缓冲氧化物44，并移除逻辑电路区域中的缓冲氧化物44，分别如图5A和图6A中所示。通过光刻胶涂布和选择性光刻移除，在逻辑电路区域中形成光刻胶区块60。然后执行多晶硅蚀刻，该蚀刻移除逻辑电路区域中的多晶硅层42的暴露部分(产生逻辑栅极42c)，移除外区域中的多晶硅层42的暴露部分(以限定选择栅极42b的外边缘)，并移除叠堆S1和S2上的多晶硅层42的上部(以分开并限定擦除栅极42a和选择栅极42b)，如图5B和图6B中所示。在移除光刻胶后，如上所述形成存储器漏极区域48以及逻辑源极区域50和漏极区域52，所得结构示于图5C和图6C中。该实施例的另外优点在于：不仅避免了虚拟多晶硅，还因此避免了CMP(一些制造商没有CMP或认为CMP太贵)。此外，相同的多晶硅蚀刻限定了存储器单元区域的擦除栅极42a和选择栅极42b以及逻辑栅极42c。
图7A-7C和图8A-8C示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于图5A和图6A所示的相同结构，但在逻辑电路区域中留下缓冲氧化物44(例如，通过在逻辑电路区域中形成的光刻胶64而避免受到氧化物蚀刻)，如图7A和图8A中所示。然后执行多晶硅蚀刻，以移除外区域中的多晶硅层42的暴露部分(以限定选择栅极42b的外边缘)，并移除叠堆S1和S2上的多晶硅层42的上部(以分开并限定擦除栅极42a和选择栅极42b)，如图7B和图8B中所示。光刻胶64随后暴露出来、显影并在逻辑电路区域中选择性蚀刻，然后进行氧化物和多晶硅蚀刻以移除缓冲氧化物层44和多晶硅层42的暴露部分，留下被缓冲氧化物44和光刻胶64覆盖的多晶硅区块42c，如图7C和图8C中所示。然后如上所述执行源极和漏极的形成。该实施例的优点在于：逻辑栅极42c上的缓冲氧化物44可以更好地避免下面的衬底受到较高的注入能量，以使得可针对较高电压的逻辑器件形成较高电压的结。对于低压逻辑器件，可在注入之前移除缓冲氧化物44。
图9A-9E、图10A-10E和图11A-11E示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于如图2B和图3B所示的相同结构，如图9A(显示了存储器单元区域)、图10A(显示了逻辑电路区域的低压部分)和图11A(显示了逻辑电路区域的高压部分)中所示。逻辑电路区域的低压部分包括P阱(PWEL)区域70和N阱(NWEL)区域72，它们被STI氧化物74分开。逻辑电路区域的高压部分包括高压P阱(HPWL)区域76和高压N阱(HNWL)区域78，它们被STI氧化物74分开。
使用虚拟多晶硅沉积和多晶硅蚀刻(例如，CMP然后是多晶硅回蚀刻)来将多晶硅层42的高度降低到远低于叠堆S1和S2的高度，如图9B、图10B和图11B中所示(在通过氧化物蚀刻移除缓冲氧化物44后)。可使用光刻胶保护逻辑电路区域中的多晶硅层42。将氧化物沉积在结构上方(例如，TEOS沉积)。将光刻胶涂布在氧化物上、图案化并进行除了高压逻辑电路区域中的光刻胶区块80(其将在该区域中限定逻辑栅极)外的选择性移除。执行各向异性氧化物蚀刻，从而留下存储器单元区域中的间隔物82，和高压逻辑电路区域中光刻胶区块80下方的区块84，如图9C、图10C和图11C中所示。间隔物82将在存储器单元区域中限定字线临界尺寸(WL CD)。
在移除光刻胶后，将另外的光刻胶涂布在结构上、图案化并进行除了低压逻辑电路区域中的光刻胶区块86(其将在该区域中限定逻辑栅极)外的选择性移除。然后使用多晶硅蚀刻来移除多晶硅层42的暴露部分，从而留下存储器单元区域中的多晶硅栅极42b、低压逻辑电路区域中的多晶硅栅极42c、和高压逻辑电路区域中的多晶硅栅极42d，如图9D、图10D和图11D中所示。然后使用注入来在存储器单元区域中形成漏极区域48，并在逻辑电路区域中形成源极区域50和漏极区域52。然后移除光刻胶和氧化物82/84，从而留下图9E、图10E和图11E中所示的最终结构。该实施例的优点包括：以自对齐方式形成选择栅极42b(通过氧化物间隔物82)，以及由氧化物区块84进行保护以实现高压逻辑电路区域中的较高源极/漏极注入。
图12A-12D和图13A-13D示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于图2A和图3A中所示的相同结构，并且氧化物44为阻挡氧化物。使BARC层90在氧化物44上方形成，并使光刻胶92在氧化物44上方形成然后从存储器单元区域但不从逻辑电路区域移除，如图12A和图13A中所示。使用BARC回蚀刻工艺和氧化物回蚀刻工艺(例如，干法氧化物蚀刻)来移除存储器单元区域中叠堆S1和S2顶部上方的BARC层90和氧化物层44，如图12B和图13B中所示(在移除光刻胶92后)。移除剩余的BARC材料90，并执行多晶硅蚀刻，以移除多晶硅层42的上部(以降低存储器单元区域与逻辑电路区域之间的阶梯高度)，如图12C和图13C中所示。然后，使用氧化物蚀刻来移除其余的阻挡氧化物44，从而产生图12D和图13D中所示的结构。可如上所述对该结构进行加工以完成选择栅极、逻辑栅极、存储器漏极区域和逻辑源极/漏极区域的形成。
图14A-14C和图15A-15C示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于图12B和图13B中所示的相同结构。首先移除BARC材料90，如图14A和图15A中所示。使用CMP来移除结构的上部，如图14B和图15B中所示。使用多晶硅回蚀刻来降低存储器单元区域中的多晶硅层42的上表面，并使用氧化物蚀刻来移除两个区域中氧化物44的剩余部分，从而产生图14C和图15C中所示的结构。可如上所述对该结构进行加工以完成选择栅极、逻辑栅极、存储器漏极区域和逻辑源极/漏极区域的形成。
图16A-16D和图17A-17D示出了用于形成存储器单元和逻辑器件的另一个替代性实施例，该替代性实施例始于图2A和图3A中所示的相同结构，但不形成氧化物44。该结构覆盖有旋涂涂层96诸如旋涂介电涂层或旋涂光刻胶涂层覆盖，如图16A和图17A中所示。基于时间执行全局非选择性蚀刻。当在存储器单元区域中暴露出多晶硅层42时，优选的是使用针对多晶硅的高蚀刻选择性(参见图16B和图17B)。在监控擦除栅极和逻辑栅极的剩余多晶硅厚度的同时继续全局蚀刻(参见图16C和图17C)。蚀刻时间可通过APC(高级过程控制)的测量结果来确定。使用蚀刻移除涂层96的其余部分，从而产生图16D和图17D中所示的结构。可如上所述对该结构进行加工以完成选择栅极、逻辑栅极、存储器漏极区域和逻辑源极/漏极区域的形成。该实施例的优点在于：不需要虚拟多晶硅，不需要多晶硅CMP，使用旋涂涂层使表面平坦化，并且全局蚀刻意味着不需要掩模来打开存储器单元区域。
应当理解，本发明不限于上述的和本文中示出的实施例，而是涵盖落在所附权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求或权利要求术语的范围，而是仅涉及可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器单元的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。对于任何上述实施例，可以省略控制栅极(通过在形成叠堆S1和S2时省略多晶硅层18的形成)以制造不具有任何控制栅极的存储器单元。
应该指出的是，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (13)

1.一种形成非易失性存储器单元的方法，包括：
提供具有存储器单元区域和逻辑电路区域的半导体衬底；
形成设置在所述衬底的所述存储器单元区域上方并与所述存储器单元区域绝缘的一对导电浮动栅极；
形成一对导电控制栅极，每个导电控制栅极设置在所述浮动栅极中的一者上方并与之绝缘；
形成一对绝缘块，每个绝缘块设置在控制栅极中的一者上方；
在所述衬底中在所述一对导电浮动栅极之间形成第一源极区域；
通过执行单个多晶硅沉积工艺在所述存储器单元区域和所述逻辑电路区域中形成位于所述衬底上方并与之绝缘的单个保形多晶硅层，其中所述单个保形多晶硅层在所述一对绝缘块上方向上延伸；
在所述存储器单元区域和所述逻辑电路区域中在所述单个保形多晶硅层上方形成氧化物层；
从所述存储器单元区域移除所述氧化物层以暴露所述单个保形多晶硅层；
在所述存储器单元区域中对所述单个保形多晶硅层执行化学-机械抛光，以使得在所述导电浮动栅极之间并在所述第一源极区域上方的所述单个保形多晶硅层的第一区块与所述单个保形多晶硅层的其余部分分开并具有与所述一对绝缘块的上表面齐平的上表面，其中所述化学-机械抛光使所述逻辑电路区域中的所述氧化物层暴露；
从所述逻辑电路区域移除所述氧化物层；
对所述单个保形多晶硅层的多个部分进行选择性蚀刻以产生：
设置在所述衬底上方的所述单个保形多晶硅层的第二区块，其中所述一对导电浮动栅极中的一者设置在所述单个保形多晶硅层的所述第一区块与所述第二区块之间，
设置在所述衬底上方的所述单个保形多晶硅层的第三区块，其中所述一对导电浮动栅极中的另一者设置在所述单个保形多晶硅层的所述第一区块与所述第三区块之间，以及
设置在所述衬底的所述逻辑电路区域上方并与所述逻辑电路区域绝缘的所述单个保形多晶硅层的第四区块；
在所述衬底中与所述单个保形多晶硅层的所述第二区块的侧面相邻形成第一漏极区域；
在所述衬底中与所述单个保形多晶硅层的所述第三区块的侧面相邻形成第二漏极区域；
在所述衬底中与所述单个保形多晶硅层的所述第四区块的第一侧面相邻形成第三漏极区域；以及
在所述衬底中与所述单个保形多晶硅层的所述第四区块的第二侧面相邻形成第二源极区域，所述第四区块的所述第二侧面与所述第四区块的所述第一侧面相对。
2.一种形成非易失性存储器单元的方法，包括：
提供具有存储器单元区域和逻辑电路区域的半导体衬底；
形成设置在所述衬底的所述存储器单元区域上方并与所述存储器单元区域绝缘的一对导电浮动栅极；
在所述衬底中在所述一对导电浮动栅极之间形成第一源极区域；
在所述存储器单元区域和所述逻辑电路区域中形成位于所述衬底上方并与之绝缘的多晶硅层，其中所述多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；
在所述存储器单元中在所述多晶硅层上形成氧化物间隔物；
选择性移除所述多晶硅层的多个部分以产生：
设置在所述衬底上方以及所述一对导电浮动栅极之间的所述多晶硅层的第一区块，
设置在所述衬底上方的所述多晶硅层的第二区块，其中所述一对导电浮动栅极中的一者设置在所述多晶硅层的所述第一区块与所述第二区块之间，其中所述多晶硅层的所述第二区块的侧面与所述氧化物间隔物中的一者的侧面对齐，
设置在所述衬底上方的所述多晶硅层的第三区块，其中所述一对导电浮动栅极中的另一者设置在所述多晶硅层的所述第一区块与所述第三区块之间，其中所述多晶硅层的所述第三区块的侧面与所述氧化物间隔物中的一者的侧面对齐，以及
设置在所述衬底的所述逻辑电路区域上方并与所述逻辑电路区域绝缘的所述多晶硅层的第四区块；
在所述衬底中与所述多晶硅层的所述第二区块的所述侧面相邻形成第一漏极区域；
在所述衬底中与所述多晶硅层的所述第三区块的所述侧面相邻形成第二漏极区域；
在所述衬底中与所述多晶硅层的所述第四区块的第一侧面相邻形成第三漏极区域；以及
在所述衬底中与所述多晶硅层的所述第四区块的第二侧面相邻形成第二源极区域，所述第四区块的所述第二侧面与所述第四区块的所述第一侧面相对。
3.根据权利要求2所述的方法，还包括：
形成一对导电控制栅极，每个导电控制栅极设置在所述导电浮动栅极中的一者上方并与之绝缘。
4.根据权利要求2所述的方法，其中选择性移除所述多晶硅层包括：
在所述存储器单元区域中对所述多晶硅层执行化学-机械抛光，以使得所述多晶硅层的所述第一区块与所述多晶硅层的其余部分分开；以及
执行多晶硅蚀刻以移除与所述氧化物间隔物相邻的所述多晶硅层的多个部分。
5.根据权利要求2所述的方法，其中选择性移除所述多晶硅层包括：
在所述衬底的所述逻辑电路区域中在所述多晶硅层上形成光刻胶区块；
执行多晶硅蚀刻，所述多晶硅蚀刻移除与所述光刻胶区块相邻、与所述氧化物间隔物相邻并在所述导电浮动栅极上方的所述多晶硅层的多个部分。
6.根据权利要求2所述的方法，其中选择性移除所述多晶硅层包括：
在所述衬底的所述逻辑电路区域中在所述多晶硅层上形成光刻胶；
执行第一多晶硅蚀刻，所述第一多晶硅蚀刻移除与所述氧化物间隔物相邻并在所述导电浮动栅极上方的所述多晶硅层的多个部分；
移除所述光刻胶的多个部分，从而留下光刻胶的区块；
执行第二多晶硅蚀刻，所述第二多晶硅蚀刻移除与所述光刻胶区块相邻的所述多晶硅层的多个部分。
7.一种形成非易失性存储器单元的方法，包括：
提供具有存储器单元区域和逻辑电路区域的半导体衬底；
形成设置在所述衬底的所述存储器单元区域上方并与所述存储器单元区域绝缘的一对导电浮动栅极；
在所述衬底中在所述一对导电浮动栅极之间形成第一源极区域；
在所述存储器单元区域和所述逻辑电路区域中形成位于所述衬底上方并与之绝缘的多晶硅层，其中所述多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；
执行第一多晶硅蚀刻以移除所述多晶硅层的多个部分，以使得在所述导电浮动栅极之间并在所述第一源极区域上方的所述多晶硅层的第一区块与所述多晶硅层的其余部分分开；
在所述存储器单元区域和所述逻辑电路区域中在所述衬底上方形成氧化物层；
在所述逻辑电路区域的第一部分中在所述多晶硅层上形成第一光刻胶区块；
执行氧化物蚀刻以移除所述氧化物层的除了至少以下部分外的多个部分：在所述存储器单元区域中的所述氧化物层的氧化物间隔物，和在所述第一光刻胶区块之下的所述氧化物层的区块；
在所述逻辑电路区域的第二部分中在所述多晶硅层上形成第二光刻胶区块；
执行第二多晶硅蚀刻以移除所述多晶硅层的多个部分从而产生：
设置在所述氧化物间隔物中的一者下方以及所述衬底上方的所述多晶硅层的第二区块，其中所述一对导电浮动栅极中的一者设置在所述多晶硅层的所述第一区块与所述第二区块之间，
设置在所述氧化物间隔物中的一者下方以及所述衬底上方的所述多晶硅层的第三区块，其中所述一对导电浮动栅极中的另一者设置在所述多晶硅层的所述第一区块与所述第三区块之间，
设置在所述逻辑电路区域的所述第一部分中的所述氧化物层的所述区块下方的所述多晶硅层的第四区块，以及
设置在所述逻辑电路区域的所述第二部分中的所述第二光刻胶区块下方的所述多晶硅层的第五区块；
在所述衬底中与所述多晶硅层的所述第二区块的侧面相邻形成第一漏极区域；
在所述衬底中与所述多晶硅层的所述第三区块的侧面相邻形成第二漏极区域；
在所述衬底中与所述多晶硅层的所述第四区块的第一侧面相邻形成第三漏极区域；
在所述衬底中与所述多晶硅层的所述第四区块的第二侧面相邻形成第二源极区域，所述第四区块的所述第二侧面与所述第四区块的所述第一侧面相对；
在所述衬底中与所述多晶硅层的所述第五区块的第一侧面相邻形成第四漏极区域；以及
在所述衬底中与所述多晶硅层的所述第五区块的第二侧面相邻形成第三源极区域，所述第五区块的所述第二侧面与所述第五区块的所述第一侧面相对。
8.根据权利要求7所述的方法，还包括：
形成一对导电控制栅极，每个导电控制栅极设置在所述导电浮动栅极中的一者上方并与之绝缘。
9.一种形成非易失性存储器单元的方法，包括：
提供具有存储器单元区域和逻辑电路区域的半导体衬底；
形成设置在所述衬底的所述存储器单元区域上方并与所述存储器单元区域绝缘的一对导电浮动栅极；
在所述衬底中在所述一对导电浮动栅极之间形成第一源极区域；
在所述存储器单元区域和所述逻辑电路区域中形成位于所述衬底上方并与之绝缘的多晶硅层，其中所述多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；
在所述存储器单元区域和所述逻辑电路区域中在所述多晶硅层上方形成氧化物层；
在所述存储器单元区域和所述逻辑电路区域中在所述氧化物层上方形成BARC层；
移除设置在所述导电浮动栅极上方的所述BARC层和所述氧化物层的多个部分，同时维持所述BARC层和所述氧化物层的与所述存储器单元区域中的所述导电浮动栅极间隔开并设置在所述逻辑电路区域中的多个部分；
执行第一多晶硅蚀刻以移除所述一对导电浮动栅极上方的所述多晶硅层的一部分，以使得在所述导电浮动栅极之间并在所述第一源极区域上方的所述多晶硅层的第一区块与所述多晶硅层的其余部分分开；
移除所述BARC层和所述氧化物层的其余部分；
对所述多晶硅层的多个部分进行选择性蚀刻以产生：
设置在所述衬底上方的所述多晶硅层的第二区块，其中所述一对导电浮动栅极中的一者设置在所述多晶硅层的所述第一区块与所述第二区块之间，
设置在所述衬底上方的所述多晶硅层的第三区块，其中所述一对导电浮动栅极中的另一者设置在所述多晶硅层的所述第一区块与所述第三区块之间，以及
设置在所述衬底的所述逻辑电路区域上方并与所述逻辑电路区域绝缘的所述多晶硅层的第四区块；在所述衬底中与所述多晶硅层的所述第二区块的侧面相邻形成第一漏极区域；
在所述衬底中与所述多晶硅层的所述第三区块的侧面相邻形成第二漏极区域；
在所述衬底中与所述多晶硅层的所述第四区块的第一侧面相邻形成第三漏极区域；以及
在所述衬底中与所述多晶硅层的所述第四区块的第二侧面相邻形成第二源极区域，所述第四区块的所述第二侧面与所述第四区块的所述第一侧面相对。
10.根据权利要求9所述的方法，还包括：
形成一对导电控制栅极，每个导电控制栅极设置在所述导电浮动栅极中的一者上方并与之绝缘。
11.根据权利要求9所述的方法，其中所述执行所述第一多晶硅蚀刻还包括：
对所述多晶硅层执行化学机械抛光。
12.一种形成非易失性存储器单元的方法，包括：
提供具有存储器单元区域和逻辑电路区域的半导体衬底；
形成设置在所述衬底的所述存储器单元区域上方并与所述存储器单元区域绝缘的一对导电浮动栅极；
在所述衬底中在所述一对导电浮动栅极之间形成第一源极区域；
在所述存储器单元区域和所述逻辑电路区域中形成位于所述衬底上方并与之绝缘的多晶硅层，其中所述多晶硅层在所述一对导电浮动栅极上方向上延伸，并与所述一对导电浮动栅极绝缘；
执行旋涂工艺以在所述存储器单元区域和所述逻辑电路区域中在所述多晶硅层上方形成涂层；
执行非选择性蚀刻以移除所述涂层和所述多晶硅层的上部从而产生：
设置在所述衬底上方以及所述一对导电浮动栅极之间的所述多晶硅层的第一区块，
设置在所述衬底上方的所述多晶硅层的第二区块，其中所述一对导电浮动栅极中的一者设置在所述多晶硅层的所述第一区块与所述第二区块之间，
设置在所述衬底上方的所述多晶硅层的第三区块，其中所述一对导电浮动栅极中的另一者设置在所述多晶硅层的所述第一区块与所述第三区块之间，以及
设置在所述衬底的所述逻辑电路区域上方并与所述逻辑电路区域绝缘的所述多晶硅层的第四区块；
在所述衬底中与所述多晶硅层的所述第二区块的侧面相邻形成第一漏极区域；
在所述衬底中与所述多晶硅层的所述第三区块的侧面相邻形成第二漏极区域；
在所述衬底中与所述多晶硅层的所述第四区块的第一侧面相邻形成第三漏极区域；以及
在所述衬底中与所述多晶硅层的所述第四区块的第二侧面相邻形成第二源极区域，所述第四区块的所述第二侧面与所述第四区块的所述第一侧面相对。
13.根据权利要求12所述的方法，还包括：
形成一对导电控制栅极，每个导电控制栅极设置在所述导电浮动栅极中的一者上方并与之绝缘。
CN201610330742.XA 2016-05-18 2016-05-18 制造分裂栅非易失性闪存单元的方法 Active CN107425003B (zh)

Priority Applications (12)

Application Number Priority Date Filing Date Title
CN201610330742.XA CN107425003B (zh) 2016-05-18 2016-05-18 制造分裂栅非易失性闪存单元的方法
JP2018560532A JP6800247B2 (ja) 2016-05-18 2017-04-22 スプリットゲート型不揮発性フラッシュメモリセルの製造方法
KR1020187036615A KR102110703B1 (ko) 2016-05-18 2017-04-22 분리형 게이트 비휘발성 플래시 메모리 셀의 제조 방법
EP21178701.5A EP3913656B1 (en) 2016-05-18 2017-04-22 Method of making split gate non-volatile flash memory cell
EP17799842.4A EP3459104A4 (en) 2016-05-18 2017-04-22 METHOD FOR PRODUCING A NON-VOLATILE FLASH MEMORY CELL WITH DIVIDED GRID
PCT/US2017/029023 WO2017200709A1 (en) 2016-05-18 2017-04-22 Method of making split gate non-volatile flash memory cell
US15/494,499 US10276696B2 (en) 2016-05-18 2017-04-22 Method of making split gate non-volatile flash memory cell
TW106114607A TWI625843B (zh) 2016-05-18 2017-05-03 製造分裂閘極非依電性快閃記憶體胞元的方法
US16/287,581 US10615270B2 (en) 2016-05-18 2019-02-27 Method of making split gate non-volatile flash memory cell
US16/576,389 US10833179B2 (en) 2016-05-18 2019-09-19 Method of making split gate non-volatile flash memory cell
US16/576,370 US10833178B2 (en) 2016-05-18 2019-09-19 Method of making split gate non-volatile flash memory cell
US16/576,348 US10644139B2 (en) 2016-05-18 2019-09-19 Method of making split gate non-volatile flash memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610330742.XA CN107425003B (zh) 2016-05-18 2016-05-18 制造分裂栅非易失性闪存单元的方法

Publications (2)

Publication Number Publication Date
CN107425003A CN107425003A (zh) 2017-12-01
CN107425003B true CN107425003B (zh) 2020-07-14

Family

ID=60330408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610330742.XA Active CN107425003B (zh) 2016-05-18 2016-05-18 制造分裂栅非易失性闪存单元的方法

Country Status (6)

Country Link
US (5) US10276696B2 (zh)
EP (2) EP3913656B1 (zh)
JP (1) JP6800247B2 (zh)
KR (1) KR102110703B1 (zh)
CN (1) CN107425003B (zh)
TW (1) TWI625843B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) * 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
CN108054167B (zh) * 2017-12-08 2019-04-12 武汉新芯集成电路制造有限公司 嵌入式闪存的制作方法
US11500442B2 (en) 2019-01-18 2022-11-15 Silicon Storage Technology, Inc. System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
CN112185815A (zh) * 2019-07-04 2021-01-05 硅存储技术公司 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法
US11315636B2 (en) * 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation
US11018147B1 (en) * 2020-02-04 2021-05-25 Silicon Storage Technology, Inc. Method of forming split gate memory cells with thinned tunnel oxide
JP7425927B2 (ja) 2020-08-17 2024-01-31 シリコン ストーリッジ テクノロージー インコーポレイテッド 導電性ブロックにシリサイドを備える基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US7053438B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
CN102956563A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN105575784A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 分离栅极式闪存的制作方法及分离栅极式闪存

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US6436764B1 (en) * 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
KR100667909B1 (ko) 2005-12-29 2007-01-11 매그나칩 반도체 유한회사 비휘발성 반도체 메모리 장치
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
JP2010535410A (ja) * 2007-08-01 2010-11-18 フリースケール セミコンダクター インコーポレイテッド 半導体デバイスの製造方法およびそれによって得られる半導体デバイス
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5309601B2 (ja) 2008-02-22 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
CN102956554B (zh) 2011-08-30 2014-07-30 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法
CN102969346B (zh) 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
KR102008738B1 (ko) 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9431256B2 (en) 2013-07-11 2016-08-30 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US9159735B2 (en) * 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
JP2015130438A (ja) * 2014-01-08 2015-07-16 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20150263040A1 (en) 2014-03-17 2015-09-17 Silicon Storage Technology, Inc. Embedded Memory Device With Silicon-On-Insulator Substrate, And Method Of Making Same
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
KR102199846B1 (ko) 2014-07-01 2021-01-08 엘지디스플레이 주식회사 표시장치
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US10312246B2 (en) * 2014-08-08 2019-06-04 Silicon Storage Technology, Inc. Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9343466B1 (en) * 2014-12-29 2016-05-17 Globalfoundries Singapore Pte. Ltd. Methods for fabricating flash memory cells and integrated circuits having flash memory cells embedded with logic
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
JP6470419B2 (ja) * 2015-01-22 2019-02-13 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 低電圧論理デバイス及び高電圧論理デバイスと共に分割ゲートメモリセルアレイを形成する方法
WO2016118785A1 (en) * 2015-01-23 2016-07-28 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9646978B2 (en) * 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
US9793279B2 (en) 2015-07-10 2017-10-17 Silicon Storage Technology, Inc. Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing
US9673208B2 (en) 2015-10-12 2017-06-06 Silicon Storage Technology, Inc. Method of forming memory array and logic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US7053438B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
CN102956563A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN105575784A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 分离栅极式闪存的制作方法及分离栅极式闪存

Also Published As

Publication number Publication date
US10833178B2 (en) 2020-11-10
KR102110703B1 (ko) 2020-05-13
EP3913656B1 (en) 2023-08-30
US10833179B2 (en) 2020-11-10
US20200013883A1 (en) 2020-01-09
US10276696B2 (en) 2019-04-30
US10615270B2 (en) 2020-04-07
US20170338330A1 (en) 2017-11-23
KR20190008355A (ko) 2019-01-23
US20200013882A1 (en) 2020-01-09
TW201810626A (zh) 2018-03-16
US20200020789A1 (en) 2020-01-16
JP2019515513A (ja) 2019-06-06
EP3459104A4 (en) 2020-04-01
US10644139B2 (en) 2020-05-05
TWI625843B (zh) 2018-06-01
JP6800247B2 (ja) 2020-12-16
US20190198647A1 (en) 2019-06-27
CN107425003A (zh) 2017-12-01
EP3913656A1 (en) 2021-11-24
EP3459104A1 (en) 2019-03-27

Similar Documents

Publication Publication Date Title
CN107425003B (zh) 制造分裂栅非易失性闪存单元的方法
US10381359B2 (en) Non-volatile split game memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
CN108243625B (zh) 具有金属栅极的分裂栅极非易失性闪存存储器单元及其制造方法
US9721958B2 (en) Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
EP3465762B1 (en) Method of integrating finfet cmos devices with nonvolatile memory cells
US9496369B2 (en) Method of forming split-gate memory cell array along with low and high voltage logic devices
US9634019B1 (en) Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
EP3227923A1 (en) Non-volatile memory array with concurrently formed low and high voltage logic devices
JP6647449B2 (ja) 低背スプリットゲート型メモリセルを形成する方法
EP3248214A1 (en) Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
WO2017200709A1 (en) Method of making split gate non-volatile flash memory cell

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant