CN102956563A - 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法 - Google Patents

Abstract

本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，比单独制作分离栅极式快闪存储器只需多进行一次多晶硅淀积、一次氧化硅淀积、一次蚀刻、一次流体材料覆盖四个步骤，利用了流体材料的流动性好的特点，可以填充凹槽，尤其是深的凹槽，避免在蚀刻过程中，蚀刻到需保护的区域。采用本发明提供的做法制作完成的嵌入逻辑电路的分离栅极式快闪存储器，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；同时使得形成的分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，而且集成芯片更小，从而降低了每个集成芯片的成本。

Description

嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种嵌入逻辑电路的分离栅极式闪存存储器及存储器组的制作方法。

背景技术

随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构：堆叠栅极(stack gate)结构和分离栅极式(split gate)结构。堆叠栅极结构存储器包括依序形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层(ploy 1)、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层(ploy 2)。分离栅极式结构存储器也包括形成于衬底上的遂穿氧化物层、存储电子的浮置栅极多晶硅层(ploy 1)、氧化物/氮化物/氧化物(oxide-nitride-oxide，ONO)叠层和控制电子存储和释放的控制栅极多晶硅层(ploy 2)，但与堆叠栅极结构存储器不同的是，分离栅极式结构还在堆叠栅极结构的一侧形成作为擦除栅极(erase gate)多晶硅层(ploy 3)。在存储和擦写性能上，分离栅极式结构存储器避免堆叠栅极结构存储器的过度擦写问题。

在向分离栅极式快闪存储器写入和/或擦除数据时，通常使用相对于电源电压Vcc的高电压，源漏区形成热载流子通道，电子载流子遂穿过隔绝浮栅与源漏区的氧化层注入浮栅或从浮栅中抽出。

通常，分离栅极式快闪存储器为实现一定功能，周围会存在外围电路(Periphery Circuit)，主要为逻辑电路，包括：高压晶体管与逻辑晶体管。分离栅极式快闪存储器的控制栅极电连接至字线，分离栅极式快闪存储器的源/漏区电连接至位线。该字线电连接至行译码器且位线电连接至读/写电路。行译码器用来选择多条字线中的一条且向被选中的字线施加字线电压。该字线电压为施加到字线用于执行读、写和/或擦除操作的电压。读/写电路用来选择多条位线中的一条并向被选中的位线施加位线电压。该位线电压为施加到位线用于执行写、擦除和/或读操作的电压。此外，读/写电路还电连接至被选中的字线和被选中的位线，可以通过被选中的位线输出存储单元的数据。该行译码器典型地包括至少一个高压晶体管，其被配置为控制字线的电压，而读/写电路典型地包括至少一个高压晶体管，其被配置为控制位线的电压。因此，高压晶体管的击穿特性应该具有能够承受该字线电压和位线电压。

如果将分离栅极式快闪存储器、高压晶体管、逻辑晶体管都做在分立的集成芯片上，整个存储器的运行速度会受到快闪存储器和外围电路间的信号传输带宽限制。目前，现有技术中也有将分离栅极式快闪存储器嵌入高压晶体管的集成电路，也有将分离栅极式快闪存储器嵌入逻辑晶体管的集成电路。在嵌入逻辑电路的分离栅极式快闪存储器技术逐渐成熟，存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。

所述新的要求包括：需要提供一种新的嵌入逻辑电路的分离栅极式快闪存储器做法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。

发明内容

本发明实现的目的是提供一种新的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，集成化程度高，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本，且应用更广泛。

为实现上述目的，本发明提供一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，所述制作方法包括：

提供半导体基底，所述半导体基底包括三个区域：用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；

在所述半导体基底上形成第一绝缘层；

在第一区域的第一绝缘层上依次形成浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；

在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；

在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度不小于逻辑晶体管栅极所需厚度；

保留第三区域上的氧化硅层，去除掉第一区域与第二区域的氧化硅层；

在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；

在所述第二多晶硅层上形成流体材料层；

采用光刻胶保护第二区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；

去除光刻胶残留物及流体材料残留物及第三区域的第二多晶硅层上的氧化硅层；

蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。

可选地，所述氧化硅层厚度为逻辑晶体管栅极厚度。

可选地，所述流体材料层为有机底部抗反射材料。

可选地，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对多晶硅与氧化硅刻蚀比范围为3∶1到6∶1的刻蚀气体。

可选地，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对流体材料与多晶硅刻蚀比为5∶4的刻蚀气体。

可选地，所述刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

本发明还提供一种嵌入逻辑电路的分离栅极式快闪存储器及存储器组的制作方法组的制作方法，所述分离栅极式快闪存储器及存储器组包括一对同样尺寸的分离栅极式闪存存储器，所述制作方法包括：

提供半导体基底，所述半导体基底包括六个区域：用以分别形成一个分离栅极式快闪存储器的第一区域与第四区域，用以分别形成一个高压晶体管的第二区域与第五区域，用于分别形成一个逻辑晶体管的第三区域与第六区域；所述第一区域与第四区域相邻；

在所述半导体基底上形成第一绝缘层；

在第一区域与第四区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；

在第二区域与第三区域与第五区域与第六区域的第一绝缘层及第一区域与第四区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；

在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度不小于逻辑晶体管栅极所需厚度；

保留第三区域与第六区域上的氧化硅层，去除掉第一区域与第二区域与第四区域与第五区域的氧化硅层；

在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；

在第二多晶硅层上形成流体材料，相邻的依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层间的第二多晶硅层的最低处的流体材料的厚度不小于所述依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层的高度之和与第一多晶硅层和第二多晶硅层厚度之和的差值；

采用光刻胶保护第二区域与第五区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；

去除光刻胶残留物及流体材料残留物及第三区域与第六区域上的氧化硅层；

蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。

可选地，所述流体材料层为有机底部抗反射材料。

可选地，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对多晶硅与氧化硅刻蚀比范围为3∶1到6∶1的刻蚀气体。

可选地，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对流体材料与多晶硅刻蚀比为5∶4的刻蚀气体。

可选地，所述刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

与现有技术相比，本发明具有以下优点：

采用本发明提供的做法制作完成的嵌入逻辑电路的分离栅极式快闪存储器，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管，比单独制作分离栅极式快闪存储器只需多进行一次多晶硅淀积、一次氧化硅淀积、一次蚀刻、一次流体材料覆盖四个步骤；同时使得形成的分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，而且集成芯片更小，从而降低了每个集成芯片的成本。

本发明利用了流体材料的流动性好的特点，可以填充凹槽，尤其是深的凹槽，避免在蚀刻过程中，蚀刻到需保护的区域。

此外，由于所述高压晶体管与逻辑晶体管的性能对栅极的形成质量状况非常敏感，上述的嵌入逻辑电路的分离栅极式快闪存储器形成过程中，高压晶体管与逻辑晶体管的栅极没有经过刻蚀处理，因此缺陷少，可以满足两者对栅极质量的要求。

附图说明

图1是本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法流程示意图；

图2-图13是实施例一提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法中间步骤形成的结构示意图；

图14是实施例一提供的制作方法最终形成的嵌入逻辑电路的分离栅极式快闪存储器结构示意图；

图15是本发明实施例二提供的嵌入逻辑电路的分离栅极式快闪存储器组的制作方法流程示意图；

图16-图27是实施例二提供的嵌入逻辑电路的分离栅极式快闪存储器组的制作方法中间步骤形成的结构示意图；

图28是实施例二提供的制作方法最终形成的嵌入逻辑电路的分离栅极式快闪存储器组结构示意图；

图29是采用BARC材料形成单独的分离栅极式快闪存储的良品率测试结果图。

具体实施方式

如图1所示为本发明提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法流程图。具体地，执行步骤S11，提供半导体基底，并将半导体基底分为三个区域，分别为：用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域。

接着执行步骤S12，在所述半导体基底上形成第一绝缘层，用以隔绝后续形成的分离栅极式快闪存储器的浮置栅极、高压晶体管的栅极、逻辑晶体管的栅极与半导体基底。

接着执行步骤S13，在第一区域的第一绝缘层上形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙。

接着执行步骤S14，接着在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层(ploy 1)，所述第一多晶硅层厚度为逻辑晶体管栅极厚度，此步骤形成了逻辑晶体管栅极所需的厚度。

然后执行步骤S15，在第一多晶硅层上淀积氧化硅层(oxide 1)，所述氧化硅层厚度不小于逻辑晶体管栅极所需厚度。

执行步骤S16，去除掉除逻辑晶体管栅极(即：第三区域的第一多晶硅层)上的氧化硅层(etch 1)，此步为湿法去除，由于逻辑晶体管为低压晶体管，所需的栅极厚度比高压晶体管栅极厚度小，因此在下一步骤形成高压晶体管的栅极厚度前，在逻辑晶体管的栅极区域上填充氧化硅层，以避免后续淀积的多晶硅层混入逻辑晶体管的栅极。

接着执行步骤S17，在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层(ploy 2)，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值，此步骤形成高压晶体管的栅极厚度。

然后执行步骤S18，在所述第二多晶硅层上形成流体材料层(fluid 1)，所述流体材料层的流动性好，可以填充深的凹槽。

上述步骤完成后，所述第一区域的硬掩膜层上的第一多晶硅层、第二多晶硅层、流体材料层的厚度之和不大于逻辑晶体管的栅极上的氧化硅层、第二多晶硅层、流体材料层的厚度之和，而前者大于高压晶体管栅极上的流体材料层厚度。

为了避免化学机械研磨产生的研磨剂堵塞在凹槽内清洗不干净问题，本发明采用了干法刻蚀。执行步骤S19，采用光刻胶保护高压晶体管的栅极区域(即：第二区域的第二多晶硅层)，利用干法刻蚀至暴露出第一区域的硬掩膜层(etch 2)，此时，第三区域的第二多晶硅层已被蚀刻完；所谓干法刻蚀，即向下“吃掉”流体材料层、第二多晶硅层、第一多晶硅层，暴露出第一区域的硬掩膜层。正如前面所述，第一区域的硬掩膜层上的第一多晶硅层、第二多晶硅层、流体材料层的厚度之和不大于辑晶体管的栅极上的氧化硅层、第二多晶硅层、流体材料层的厚度之和，而前者大于高压晶体管栅极上的流体材料层厚度，因此，在向下“吃”的过程中，为不“吃掉”高压晶体管的栅极高度，对高压晶体管的栅极区域需进行保护。

接着执行步骤S20，去除高压晶体管的栅极区域(即：第二区域)的光刻胶残留物及流体材料残留物及逻辑晶体管的栅极区域(即：第三区域)上的氧化硅层。

执行步骤S21，蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极(etch 3)，此步为干法刻蚀。上述步骤制作完成的嵌入逻辑电路的分离栅极式快闪存储器，将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，可以在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明，由于重点在于说明本发明提供的制作方法，因而器件的尺寸没有按比例制图。

参照图1所示的流程，具体介绍本发明具体实施例提供的嵌入逻辑电路的分离栅极式快闪存储器的制作方法，所述嵌入逻辑电路的分离栅极式快闪存储器包括三个区域，第一区域为分离栅极式快闪存储器，第二区域为高压晶体管，第三区域为逻辑晶体管。需要说明的是，高压晶体管所在的第二区域与逻辑晶体管所在的第三区域在真实布局里都是位于外围电路区，因此，高压晶体管与逻辑晶体管位置关系不受本实施例一所提供的图的限制。

首先执行步骤S11，提供半导体基底11，结构截面图如图2所示，将半导体基底11分为三个区域，分别为：用以形成分离栅极式快闪存储器的第一区域I，用以形成高压晶体管的第二区域II，用于形成逻辑晶体管的第三区域III。

接着执行步骤S12，在所述半导体基底11上形成第一绝缘层12，用以隔绝后续形成的分离栅极式快闪存储器的浮置栅极、高压晶体管的栅极、逻辑晶体管的栅极与基底11内的源/漏极或其它器件，结构截面图如图3所示。所述第一绝缘层12的材质为氧化硅，形成方法可以为化学气相淀积(CVD)或热氧化法。

接着执行步骤S13，在第一区域I的第一绝缘层12上依次形成一对浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107，结构截面图如图4所示。第二绝缘层102可以为氧化物1021、氮化物1022、氧化物1023总共三层的ONO三明治结构，本技术领域人员应当理解的是，第二绝缘层102也可以为一层氮化物或一层氧化物，或一层氮化物一层氧化物等绝缘结构。浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107侧边形成有起绝缘作用的侧墙106。

接着执行步骤S14，在第一区域I及第二区域II与第三区域III的第一绝缘层12上淀积第一多晶硅层13，结构截面图如图5所示。所述第一多晶硅层13的厚度刚好为逻辑晶体管的栅极厚度，此步骤形成了逻辑晶体管栅极所需的厚度。此步骤可以采用化学气相淀积。此步骤简称第一层多晶硅淀积(poly1)。

然后执行步骤S15，在第一多晶硅层13上淀积氧化硅层14，结构截面图如图6所示。所述氧化硅层14厚度不小于逻辑晶体管所需的栅极厚度，即第一多晶硅层13的厚度，所述氧化硅层14为牺牲层。此步骤可以采用化学气相淀积。此步骤简称氧化硅淀积(oxide 1)。本实施例中，所述氧化硅层14厚度大于第一多晶硅层13的厚度，在具体实施过程中，也可以稍薄，但至少需等于第一多晶硅层13的厚度。

执行步骤S16，去除掉除逻辑晶体管栅极上的氧化硅层14，结构截面图如图7所示，此步为湿法去除，例如采用HF酸。由于逻辑晶体管为低压晶体管，所需的栅极厚度比高压晶体管栅极厚度小，因此在下一步骤形成高压晶体管的栅极厚度前，在逻辑晶体管的栅极区域上填充氧化硅层14，以避免后续淀积的多晶硅层混入逻辑晶体管的栅极。此步骤简称第一次蚀刻(etch 1)。

接着执行步骤S17，在所述第一多晶硅13及氧化硅层14上淀积第二多晶硅层15，结构截面图如图8所示。所述第二多晶硅层15厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值，此步骤形成高压晶体管的栅极厚度。此步骤可以采用化学气相淀积。此步骤简称第二层多晶硅淀积(poly2)。

然后执行步骤S18，在所述第二多晶硅层15上形成流体材料层16，结构截面图如图9所示。所述流体材料层16的流动性好，可以填充深的凹槽；所述流体材料可以为有机底部抗反射材料(Organic BARC)。流体材料层16可以采用旋涂方法形成。在第一实施例中，由于分离栅极式快闪存储器、高压晶体管、逻辑晶体管三者距离较近，因而淀积第一多晶硅层13，第二多晶硅层15过程中，一般不会形成明显的深凹槽。流体材料层16在第二多晶硅层15的各个区域上表面厚度基本均等。此步骤简称流体层形成(fluid 1)。

上述步骤完成后，所述第一区域I的硬掩膜层107上的第一多晶硅层13、第二多晶硅层15、流体材料层16的厚度之和小于或等于逻辑晶体管的栅极上的氧化硅层14、第二多晶硅层15、流体材料层16的厚度之和，且大于高压晶体管栅极上的流体材料层16厚度。

为了避免化学机械研磨产生的研磨剂堵塞在窄沟槽里无法清除的问题，本发明采用了干法刻蚀，具体地，执行步骤S19，采用光刻胶17保护高压晶体管的栅极区域，如图10所示，利用干法刻蚀至暴露出第一区域I的硬掩膜层107；所谓干法刻蚀，即向下“吃掉”流体材料层16、第二多晶硅层15、第一多晶硅层13，暴露出第一区域I的硬掩膜层107。正如前面所述，第一区域I的硬掩膜层107上的第一多晶硅层13、第二多晶硅层15、流体材料层16的厚度之和不大于逻辑晶体管的栅极上的氧化硅层14、第二多晶硅层15、流体材料层16的厚度之和，因此，在向下“吃”的过程中，暴露出第一区域I的硬掩膜层107时，第三区域III的第二多晶硅层15已被蚀刻完，同时为不“吃掉”高压晶体管的栅极高度，对高压晶体管的栅极区域需进行保护。在具体实施过程中，为保证硬掩膜层107上的导电材质完全去除，一般暴露出硬掩膜层107后，还进行对硬掩膜层107进行过度刻蚀，所述光刻胶17的量也要保证暴露出硬掩膜层107时，高压晶体管的栅极区域不被蚀刻到。此步骤简称第二次蚀刻(etch 2)。

干法刻蚀过程中，为保证氧化硅层14的保护作用，因此，选择的刻蚀气体需要对多晶硅的刻蚀速率高于对氧化硅的刻蚀速率，本发明人发现，前者与后者刻蚀比范围为3∶1到6∶1的刻蚀气体选择范围大，且可以实现本发明的目的。此外，在上述干法刻蚀中，不仅要“吃掉”流体材料，还要“吃掉”第一多晶硅层13与第二多晶硅层15，为了易于控制流体材料层的厚度，所以所述干法刻蚀采用的刻蚀气体为对流体材料与多晶硅刻蚀比最好接近相同，但对流体材料的刻蚀速率稍微高于对多晶硅的刻蚀速率，本实施例中，对BARC材料的刻蚀速率与对多晶硅的刻蚀速率为5∶4。例如，所述刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

接着执行步骤S20，去除高压晶体管的栅极区域光刻胶残留物与流体材料残留物，得到图11所示结构；接着去除逻辑晶体管的栅极区域的氧化硅层14，得到结构示意图如图12所示。所述氧化硅层14去除采用HF酸。所述光刻胶残留物去除方法与步骤S20相同。本实施例一中，流体材料为有机BARC材料，因此去除光刻胶残留物与有机BARC材料残留物可以选用现有技术中的标准去胶工艺及去除BARC工艺，之后可以采用去离子水清洗去除，得到结构示意图如图11所示。需要说明的是，如果流体材料采用非BARC材质，则可以采用相应的材料去除方法。此外，去除光刻胶残留物与BARC残留物，与去除逻辑晶体管的栅极区域的氧化硅层14无先后顺序，先进行氧化硅层14去除需带着光刻胶残留物与BARC残留物一起清洗，使用的是带光阻清洗制程，然后再进行去除光刻胶残留物与BARC残留物；先进行去除光刻胶残留物与BARC残留物，再进行氧化硅层14去除，使用的是无光阻制程，在实施过程中，优选后者的方案。此时得到了用以形成分离栅极式快闪存储器的擦除栅104，所述擦除栅104位于依次叠加的一对浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107之间。由于擦除栅104最终通过金属互连层(未图示)与外围电路电连接，控制栅极103上方后续会形成与外界相连的金属互连层，为了防止擦除栅104电连接的金属互连线与控制栅极103导通，因此擦除栅104的厚度小于浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107四者的厚度之和。

执行步骤S21，在步骤S20形成结构上旋涂一层光刻胶，选择性曝光后留下部分光刻胶20，结构截面图如图13所示；干法刻蚀定义出用以形成分离栅极式快闪存储器的字线栅105位置、高压晶体管所需的栅极位置及逻辑晶体管所需的栅极位置，得到嵌入逻辑电路的分离栅极式快闪存储器结构示意图如图14所示。所述干法刻蚀工艺可以采用现有技术中的工艺。此步骤简称第三次蚀刻(etch 3)。与擦除栅104类似，由于字线栅105最终通过金属互连层(未图示)与外围电路电连接，因此为了防止字线栅105电连接的金属互连线与控制栅极103导通，因此字线栅105的厚度小于浮置栅极101、第二绝缘层102、控制栅极103及硬掩膜层107四者的厚度之和。

背景技术中的分离栅极式快闪存储器，在形成过程中淀积的擦除栅极(erase gate)多晶硅层(ploy 3)分两步选择性蚀刻以分别形成擦除栅与字线栅，即可完成单独的分离栅极式快闪存储器的制作。其中，擦除栅极(erasegate)多晶硅层(ploy 3)的淀积，相当于本实施例一中的poly1步骤；蚀刻形成擦除栅104，相当于本实施例一中的etch 2；蚀刻形成字线栅105，相当于本实施例一中的etch 3。综上，与单独的分离栅极式快闪存储器形成方法相比，再经过一次多晶硅淀积、一次氧化硅淀积、一次蚀刻、一次BARC材料覆盖，可以形成嵌入逻辑电路的分离栅极式快闪存储器，即将分离栅极式快闪存储器嵌入到高压晶体管与逻辑晶体管的外围电路中，如图14所示，从而实现在一块集成电路上制作分离栅极式快闪存储器、高压晶体管、逻辑晶体管；这使得分离栅极式快闪存储器、高压晶体管、逻辑晶体管的密度增大，运行速度更快，同时集成芯片更小，从而降低了每个集成芯片的成本。

为了验证在干法刻蚀至暴露出第一区域I的硬掩膜层107过程中，有机底部抗反射材料可以形成的器件的良品率满足半导体行业要求，本发明的发明人在第二多晶硅层25上形成机底部抗反射材料，之后利用干法刻蚀至暴露出第一区域I的硬掩膜层107形成分离栅极式快闪存储器，之后测试所得良品率结果如图29所示。左图为第一个晶圆，形成有169个存储器，右图为第二个晶圆，形成有168个存储器；其中，测试结果为2，6，7，8的都为合格品，因此，左图的良品率为74.4％，右图的良品率为81.0％。

第二实施例

图15所示为本发明第二实施例提供的嵌入逻辑电路的分离栅极式快闪存储器组的制作方法流程图。所述嵌入逻辑电路的分离栅极式快闪存储器组包括含一对同样尺寸的嵌入逻辑电路的分离栅极式快闪存储器，所述每对嵌入逻辑电路的分离栅极式快闪存储器包括：分离栅极式快闪存储器、高压晶体管、逻辑晶体管。以下制作方法以一对嵌入逻辑电路的分离栅极式快闪存储器为例。与实施例一相同，仍然以带擦除栅、字线栅的分离栅极式快闪存储器为例。

执行步骤S11’，提供半导体基底11’，所述半导体基底包括六个区域，用以形成一对相同的嵌入逻辑电路的分离栅极式快闪存储器，如图16所示，该六个区域具体为：用以分别形成一个分离栅极式快闪存储器的第一区域I与第四区域IV，用以分别形成一个高压晶体管的第二区域II与第五区域V，用于分别形成一个逻辑晶体管的第三区域III与第六区域VI；所述一对分离栅极式快闪存储器相邻。

执行步骤S12’，在所述半导体基底11’上形成第一绝缘层12，如图17所示；此步骤与第一实施例S11相同。

执行步骤S13’，在第一区域I与第四区域IV的第一绝缘层12上形成一对依次叠加的浮置栅极101、第二绝缘层102、控制栅极103、硬掩膜层107、上述各层侧边的侧墙106。结构截面图如图18所示。

需要说明的是，由于分离栅极式快闪存储器的字线栅极一般需要加高电压控制分离栅极式快闪存储器的写入/读出，因此，一对同样尺寸的由实施例一制作的嵌入逻辑电路的分离栅极式快闪存储器，形成嵌入逻辑电路的分离栅极式快闪存储器组时，为了防止高压击穿这组存储器，这对存储器要隔一定厚度的绝缘层，换句话说，一对分离栅极式快闪存储器相隔的距离大于单个分离栅极式快闪存储器的两个控制栅极103之间的距离。本实施例二中，形成的分离栅极式快闪存储器与实施例一相同。但需指出的是，由于这对分离栅极式快闪存储器相隔的距离较远，大于单个分离栅极式快闪存储器的两个控制栅极103之间的距离，因此在淀积多晶硅形成擦除栅104时，单个分离栅极式快闪存储器的两个控制栅极103之间的擦除栅104可以淀积很厚；然而，这对分离栅极式快闪存储器相隔的距离较远，之间的多晶硅淀积的厚度较小。

执行步骤S14’，在第二区域II与第三区域III与第五区域V与第六区域VI的第一绝缘层12及第一区域I与第四区域IV上淀积第一多晶硅层13，结构截面图如图19所示。所述第一多晶硅厚度13为逻辑晶体管栅极厚度。

执行步骤S15’，在第一多晶硅层13上淀积氧化硅层14，结构截面图如图20所示。所述氧化硅层14厚度不小于逻辑晶体管栅极厚度；所述氧化硅层14厚度也可以稍薄，但至少需等于第一多晶硅层13的厚度。此步骤与第一实施例S15相同.

执行步骤S16’，去除掉除逻辑晶体管栅极上的氧化硅层14，结构截面图如图21所示。此步骤与第一实施例S16相同。

执行步骤S17’，在所述第一多晶硅层13及氧化硅层14上淀积第二多晶硅层15，结构截面图如图22所示。所述第二多晶硅层15厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值。此步骤与第一实施例S17相同。

执行步骤S18’，在第二多晶硅层15上形成流体材料层16，结构截面图如图23所示。由于流体材料的填充性比淀积上的层状物质相比要好，因而相邻的分离栅极式快闪存储器间的第二多晶硅层15的最低处的流体材料层16的厚度不小于其它区域流体材料层16、第一多晶硅层13、第二多晶硅层15三者厚度之和。此步骤也保证了之后的S19’步骤执行时，不会“吃掉”这对分离栅极式快闪存储器之间的多晶硅。

执行步骤S19’，采用光刻胶17保护高压晶体管的栅极区域，结构截面图如图24所示，利用干法刻蚀至暴露出硬掩膜层107。此步骤的实施方法与第一实施例S19相同。

接着执行步骤S20’，去除光刻胶残留物及流体材料残留物，得到图25所示结构；接着去除逻辑晶体管的栅极区域的氧化硅层14，得到结构示意图如图26所示。

执行步骤S21’，形成图案化的光刻胶20，以定义出用以形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极位置及逻辑晶体管所需的栅极位置，结构截面图如图27所示。利用上述光刻胶作掩模进行刻蚀，而后去除光刻胶残留物，得到嵌入逻辑电路的分离栅极式快闪存储器组的结构示意图如图28所示。此步骤与第一实施例S23相同。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种嵌入逻辑电路的分离栅极式快闪存储器的制作方法，其特征在于，所述制作方法包括：

提供半导体基底，所述半导体基底包括三个区域：用以形成分离栅极式快闪存储器的第一区域，用以形成高压晶体管的第二区域，用于形成逻辑晶体管的第三区域；

在所述半导体基底上形成第一绝缘层；

在第一区域的第一绝缘层上依次形成浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；

在第二区域与第三区域的第一绝缘层及第一区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；

在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度不小于逻辑晶体管栅极所需厚度；

保留第三区域上的氧化硅层，去除掉第一区域与第二区域的氧化硅层；

在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；

在所述第二多晶硅层上形成流体材料层；

采用光刻胶保护第二区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；

去除光刻胶残留物及流体材料残留物及第三区域的第二多晶硅层上的氧化硅层；

蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。

2.根据权利要求1所述的制作方法，其特征在于，所述氧化硅层厚度为逻辑晶体管栅极厚度。

3.根据权利要求1所述的制作方法，其特征在于，所述流体材料层材质为有机底部抗反射材料。

4.根据权利要求1所述的制作方法，其特征在于，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对多晶硅与氧化硅刻蚀比范围为3∶1到6∶1的刻蚀气体。

5.根据权利要求3或4所述的制作方法，其特征在于，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对流体材料与多晶硅刻蚀比为5∶4的刻蚀气体。

6.根据权利要求5所述的制作方法，其特征在于，所述刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

7.一种嵌入逻辑电路的分离栅极式快闪存储器组的制作方法，所述嵌入逻辑电路的分离栅极式快闪存储器组包括一对同样尺寸的分离栅极式快闪存储器，其特征在于，所述制作方法包括：

提供半导体基底，所述半导体基底包括六个区域：用以分别形成一个分离栅极式快闪存储器的第一区域与第四区域，用以分别形成一个高压晶体管的第二区域与第五区域，用于分别形成一个逻辑晶体管的第三区域与第六区域；所述第一区域与第四区域相邻；

在所述半导体基底上形成第一绝缘层；

在第一区域与第四区域的第一绝缘层上各形成一对依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层，所述浮置栅极、第二绝缘层、控制栅极、硬掩模层侧面覆盖侧墙；

在第二区域与第三区域与第五区域与第六区域的第一绝缘层及第一区域与第四区域上淀积第一多晶硅层，所述第一多晶硅层的厚度为逻辑晶体管栅极所需厚度；

在第一多晶硅层上淀积氧化硅层，所述氧化硅层厚度不小于逻辑晶体管栅极所需厚度；

保留第三区域与第六区域上的氧化硅层，去除掉第一区域与第二区域与第四区域与第五区域的氧化硅层；

在所述第一多晶硅层及氧化硅层上淀积第二多晶硅层，所述第二多晶硅层厚度为高压晶体管栅极所需厚度与逻辑晶体管栅极所需厚度的差值；

在第二多晶硅层上形成流体材料，相邻的依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层间的第二多晶硅层的最低处的流体材料的厚度不小于所述依次叠加的浮置栅极、第二绝缘层、控制栅极、硬掩模层的高度之和与第一多晶硅层和第二多晶硅层厚度之和的差值；

采用光刻胶保护第二区域与第五区域的第二多晶硅层，利用干法刻蚀至暴露出硬掩模层；

去除光刻胶残留物及流体材料残留物及第三区域与第六区域上的氧化硅层；

蚀刻形成分离栅极式快闪存储器的字线栅、高压晶体管所需的栅极及逻辑晶体管所需的栅极。

8.根据权利要求7所述的制作方法，其特征在于，所述流体材料层材质为有机底部抗反射材料。

9.根据权利要求7所述的制作方法，其特征在于，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对多晶硅与氧化硅刻蚀比范围为3∶1到6∶1的刻蚀气体。

10.根据权利要求7或9所述的制作方法，其特征在于，所述利用干法刻蚀至暴露出硬掩模层步骤中，采用的刻蚀气体为对流体材料与多晶硅刻蚀比为5∶4的刻蚀气体。

11.根据权利要求10所述的制作方法，其特征在于，所述刻蚀气体的主刻蚀气体为：Cl₂、HBr、SF₆、CF₄、CHF₃、CH₂F₂中的至少两种，辅助刻蚀气体为Ar、O₂中的至少一种。

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