CN105321950A - 集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构 - Google Patents

集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构 Download PDF

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Abstract

本发明提供了一种用于嵌入式闪存器件的集成电路。半导体衬底包括存储区和邻近存储区的逻辑区。逻辑器件布置在逻辑区上方并且包括金属栅极，金属栅极通过具有超过3.9的介电常数的材料与半导体衬底分隔开。闪存单元器件布置在存储区上方。闪存单元器件包括存储单元栅极，存储单元栅极在相对侧上通过相应的介电区电绝缘。硅化物接触焊盘布置在存储单元栅极的顶面上方。存储单元栅极的顶面和硅化物接触焊盘的顶面相对于金属栅极的顶面和介电区的顶面凹进。本发明还提供了用于制造该集成电路的方法。本发明涉及用于集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构。

Description

集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构
技术领域
本发明涉及用于集成闪存器件和高κ金属栅极逻辑器件的凹进的自对准硅化物结构。
背景技术
在过去的几十年里，半导体制造产业已经历了指数增长。在半导体发展过程中，功能密度(即，每芯片面积上互连器件的数量)普遍增加了而几何尺寸(即，使用制造工艺可以制成的最小的元件或线)普遍降低了。已经开发出了诸如晶体管的半导体器件的一种进步，其利用由具有高介电常数(κ)的材料绝缘的金属栅极。相对于由二氧化硅绝缘的传统多晶硅栅极，这些半导体器件具有改进的性能和减小的部件尺寸。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于嵌入式闪存器件的集成电路，所述集成电路包括：半导体衬底，包括存储区和邻近所述存储区的逻辑区；逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；闪存单元器件，布置在所述存储区上方，所述闪存单元器件包括存储单元栅极，所述存储单元栅极在相对侧上通过相应的介电区电绝缘；以及硅化物接触焊盘，布置在所述存储单元栅极的顶面上方，其中，所述存储单元栅极的顶面和所述硅化物接触焊盘的顶面相对于所述金属栅极的顶面和所述介电区的顶面凹进。
在上述集成电路中，所述存储单元栅极是存储栅极、选择栅极、擦除栅极、字线和控制栅极中的一种。
在上述集成电路中，所述闪存单元器件包括：选择栅极；存储栅极，与所述选择栅极间隔；以及电荷俘获电介质，布置在所述存储栅极下方并且布置在所述选择栅极和所述存储栅极的相邻侧壁之间；其中，所述存储单元栅极是所述选择栅极或所述存储栅极，并且所述介电区之一包括所述电荷俘获电介质。
在上述集成电路中，所述闪存单元器件包括：浮置栅极；擦除栅极和字线，在所述浮置栅极的相对侧上与所述浮置栅极间隔；控制栅极，布置在所述浮置栅极的上方；以及浮置栅极间隔件，布置在所述控制栅极、所述字线和所述擦除栅极的的相邻侧壁之间；其中，所述存储单元栅极是所述浮置栅极或所述擦除栅极，并且所述介电区之一包括所述浮置栅极间隔件。
在上述集成电路中，包括至少以下的一种：所述存储单元栅极的顶面在所述金属栅极的顶面之下凹进约10埃至500埃；以及所述存储单元栅极的顶面在所述介电区的顶面之下凹进约至
在上述集成电路中，所述硅化物接触焊盘的顶面在所述介电区的顶面之下凹进约至
在上述集成电路中，所述存储单元栅极的顶面基本上平坦或所述硅化物接触焊盘的顶面基本上平坦。
在上述集成电路中，所述介电区的顶面在所述金属栅极的顶面之下凹进。
在上述集成电路中，还包括：介电掩模，至少部分地覆盖所述逻辑区，而保留所述存储区不被覆盖。
根据本发明的另一方面，还提供了一种用于制造嵌入式闪存器件的方法，所述方法包括：在半导体衬底的存储区上方形成存储单元器件，所述存储单元器件包括存储单元栅极，所述存储单元栅极在相对侧上通过一对介电区电绝缘；在所述半导体衬底的逻辑区上方形成逻辑器件，所述逻辑器件具有牺牲栅极，所述牺牲栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；用金属栅极替换所述牺牲栅极；形成至少部分地覆盖所述逻辑区的介电掩模，而保留所述存储区不被覆盖；相对于所述金属栅极的顶面并且相对于所述介电区的顶面使所述存储单元栅极的顶面凹进；以及在所述存储单元栅极的顶面上方形成硅化物接触焊盘。
在上述方法中，还包括：在所述逻辑区和所述存储区的顶面上方形成介电层；以及穿过所述介电层实施蚀刻以形成所述介电掩模。
在上述方法中，还包括：实施蚀刻以使所述介电区相对于所述金属栅极的顶面进一步凹进。
在上述方法中，还包括：形成垂直向下延伸至所述硅化物接触焊盘的导电接触件。
在上述方法中，还包括：形成覆盖所述存储区和所述逻辑区的层间介电层；以及在所述替换之前，对所述层间电介质实施平坦化至所述存储单元栅极。
在上述方法中，还包括：在所述金属栅极的顶面之下使所述存储单元栅极的顶面凹进约10埃至500埃。
在上述方法中，还包括：形成具有在所述介电区的顶面之下约至的顶面的所述硅化物接触焊盘。
在上述方法中，所述替换包括：去除所述牺牲栅极以形成凹槽；形成填充所述凹槽的金属栅极层；以及对所述金属栅极层实施平坦化以形成所述金属栅极，所述金属栅极的顶面与所述存储单元栅极的顶面共平面。
在上述方法中，还包括：通过至少以下步骤形成所述存储单元器件：形成选择栅极；形成与所述选择栅极间隔的存储栅极；以及形成电荷俘获电介质，所述电荷俘获电介质布置在所述存储栅极下方并且位于所述选择栅极和所述存储栅极的相邻侧壁之间；其中，所述存储单元栅极是所述选择栅极或所述存储栅极，并且所述介电区之一包括所述电荷俘获电介质。
在上述方法中，还包括：通过至少以下步骤形成所述存储单元器件：形成布置在浮置栅极上方的控制栅极；在所述控制栅极的侧壁上方形成浮置栅极间隔件；以及形成擦除栅极和字线，所述擦除栅极和字线在所述浮置栅极的相对侧上通过所述浮置栅极间隔件与所述浮置栅极间隔，所述浮置栅极间隔件布置在所述控制栅极、所述字线和所述擦除栅极的相邻侧壁之间；其中，所述存储单元栅极是所述字线或所述擦除栅极，并且所述介电区之一包括所述浮置栅极间隔件。
根据本发明的又一方面，还提供了一种用于嵌入式闪存器件的集成电路，所述集成电路包括：半导体衬底，包括存储区和邻近所述存储区的逻辑区，所述存储区包括共同的源极/漏极区和布置在所述共同的源极/漏极区的相对侧上的一对独立的源极/漏极区；逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；和一对闪存单元器件，布置在所述存储区上方，其中，每个闪存单元器件对应其中一个所述独立的源极/漏极区并且包括：选择栅极和存储栅极，布置在所述共同的源极/漏极区和相应的所述独立的源极/漏极区之间；和电荷俘获电介质，布置在所述存储栅极和所述选择栅极的相邻侧壁之间，并且布置在所述存储栅极下方；以及硅化物接触焊盘，分别布置在所述选择栅极和所述存储栅极的顶面上方，其中，所述硅化物接触焊盘的顶面相对于所述金属栅极的顶面和所述电荷俘获电介质的顶面凹进。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以被任意增大或减小。
图1A示出了具有存储单元器件和高κ、金属栅极逻辑器件的半导体结构的一些实施例的截面图，存储单元器件包括其上形成有硅化物的凹进栅极。
图1B示出了具有存储单元器件和高κ、金属栅极逻辑器件的半导体结构的一些实施例的截面图，存储单元器件包括其上形成有硅化物的凹进栅极。
图2示出了制造具有存储单元器件和高κ、金属栅极逻辑器件的半导体结构的方法的一些实施例的流程图，存储单元器件包括其上形成有硅化物的凹进栅极。
图3A和图3B示出了制造具有存储单元器件和高κ、金属栅极逻辑器件的半导体结构的方法的一些实施例的流程图，存储单元器件包括其上形成有硅化物的凹进栅极。
图4至图26示出了具有存储单元器件和高κ、金属栅极逻辑器件的半导体结构的一些实施例的一系列截面图，存储单元器件包括其上形成有硅化物的凹进栅极。
具体实施方式
为了实施本发明的不同特征，本发明提供了许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定。例如，以下描述中第一部件形成在第二部件上方或上可包括第一和第二部件以直接接触形成的实施例，并且也可包括额外的部件形成在第一和第二部件之间使得第一和第二部件不直接接触的实施例。再者，本发明可在各个实例中重复参照标号和/或字符。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
另外，可以在本文中使用诸如“下面”、“在…之下”、“下部”、“在…之上”、“上部”等的空间相对术语以便于说明书描述附图中示出的一个元件或部件与另一个(些)元件或部件的关系。空间相对术语意图涵盖使用或操作中的器件的除了附图中示出的方位之外的不同方位。装置可以以其他方位定向(旋转90度或处于其他方位)并且本文使用的空间相对描述符可以相应地以类似的方式解释。
半导体制造工业中的趋势是将复合半导体器件的不同半导体部件集成至常见半导体结构内。这种集成有利地实现更低的制造成本、简化的制造工序以及增加的操作速度。经常被集成至常见半导体结构内的复合半导体器件的一种类型是闪存器件。闪存器件包括闪存单元器件和支持闪存单元器件的操作的逻辑器件的阵列。当将闪存单元器件和逻辑器件的阵列集成至常见半导体结构内时，闪存器件通常被称为嵌入式闪存器件。
闪存单元器件的常见类型包括堆叠栅极闪存单元器件和分离栅极闪存单元器件。分离栅极闪存单元器件相对于堆叠栅极闪存单元器件具有若干优势，诸如较低的功耗、较高的注入效率、对短沟道效应较低的敏感性以及较高的擦除免疫力。分离栅极闪存单元器件的实例包括硅氧化氮氧化硅(SONOS)分离栅极闪存单元器件、金属氧化氮氧化硅(MONOS)分离栅极闪存单元器件以及第三代SUPERFLASH(ESF3)存储单元器件。
嵌入式闪存器件包括闪存单元器件(其通常由通过二氧化硅绝缘的多晶硅栅极形成)以及逻辑器件(例如，诸如地址解码器或读取/写入电路)。然而，随着半导体部件尺寸变得越来越小，这种嵌入式闪存器件的逻辑器件正趋近性能极限。高κ金属栅极(HKMG)技术已经成为用于下一代嵌入式闪存器件中的逻辑器件的领跑者之一。HKMG技术采用通过具有高介电常数κ(相对于二氧化硅)的材料与下面的衬底隔离的金属栅极。高κ电介质降低漏电流并且增加最大漏极电流，并且该金属栅极减轻费米能级钉扎效应并且允许该栅极在更低的阈值电压下使用。另外，高κ电介质和金属栅极共同地降低功耗。
在根据一些方法采用HKMG技术形成嵌入式闪存器件时，闪存单元器件形成为具有多晶硅栅极。随后，逻辑器件形成为具有通过高κ电介质绝缘的牺牲栅极。随着闪存单元器件和逻辑器件形成，在存储单元器件和逻辑器件的源极/漏极区上方形成硅化物。硅化物有利地降低源极/漏极区和随后形成的接触件之间的电阻。另外，形成覆盖逻辑器件的层间电介质并且对层间电介质实施第一平坦化至多晶硅栅极。第一平坦化之后，用金属栅极替换逻辑器件的牺牲栅极，同时保留闪存单元器件的多晶硅栅极。这包括去除牺牲栅极以形成凹槽，用金属层填充凹槽，以及对金属层内实施第二平坦化以形成与多晶硅栅极共平面的金属栅极。理想地，硅化物可以同时在多晶硅栅极和源极/漏极区的上方形成以降低接触电阻。然而，在第一平坦化期间，可能发生金属污染。此外，不考虑金属污染，在28纳米(nm)生产期间，第二平坦化去除多晶硅栅极上方的硅化物。因此，在28nm生产期间，按照上述方法，在第二平坦化之前，HKMG技术与在多晶硅栅极上方形成硅化物不兼容。
根据制造嵌入式闪存器件的其他方法，在第二平坦化之后，在闪存单元器件的多晶硅栅极的栅极上方形成硅化物。然而，该方法引入存储单元器件的相邻栅极之间的桥接问题。例如，SONOS分离栅极闪存单元器件包括通过薄电荷俘获电介质隔离的相邻的选择栅极和存储栅极。硅化物可以形成在电荷俘获电介质上方并且桥接选择栅极和存储栅极。由于硅化物导电，因此，该桥接(如果存在)可以使选择栅极和存储栅极一同短路从而导致非功能性存储单元。
鉴于以上描述，本发明涉及一种将闪存器件与高κ、金属栅极逻辑器件集成的改进方法，以及得到的半导体结构。该改进的方法在金属栅极平坦化之后使闪存单元器件的栅极凹进，并且留下在凹进的栅极区之间向上延伸的薄介电突出件。然后，在凹进的栅极的顶面上方形成硅化物，同时掩蔽逻辑器件。得到的半导体结构包括在低于逻辑器件的相邻的电介质和金属栅极的顶面处形成的硅化物。由于介电突出件布置在凹进的栅极区之间并且具有比形成的硅化物的高度更大的高度，因此，该介电突出件防止或限制凹进的栅极区之间的桥接问题。因而，该改进的方法和半导体结构通过增加(利用凹进)顶面之间的距离有利地防止闪存单元器件的相邻栅极之间的硅化物桥接。另外，改进的方法和半导体结构有利地防止第一平坦化期间的金属污染并且降低闪存单元器件的栅极和随后形成的接触件之间的电阻。
参照图1A，提供了具有存储单元器件102a、102b和高κ、金属栅极逻辑器件104a-c的半导体结构(例如，代表集成电路)的一些实施例的截面图100’。存储单元器件102包括第一存储单元器件102a和第二存储单元器件102b。存储单元器件102以非易失性方式储存数据，并且例如，是MONOS或SONOS分离栅极闪存单元器件。逻辑器件104包括第一逻辑器件104a、第二逻辑器件104b以及第三逻辑器件104c。逻辑器件104协调以执行存储单元器件102的逻辑支持操作，并且例如，逻辑器件104是晶体管。
存储单元器件102和逻辑器件104在半导体衬底106上方和/或内形成并且被层间电介质108覆盖。将存储单元器件102定位至半导体衬底106的存储区110，并且将逻辑器件104定位至半导体衬底106的通常围绕存储区110的外围布置的逻辑区112。例如，半导体衬底106是硅、锗或III族和V族元素的块状衬底。可选地，例如，半导体衬底106是绝缘体上半导体(SOI)衬底。例如，层间电介质108是诸如二氧化硅的氧化物或低κ介电材料。
半导体衬底106包括嵌入在半导体衬底106的顶面内的源极/漏极区114a-c。源极/漏极区114被分隔开以在源极/漏极区114之间形成独立于存储单元器件102和逻辑器件104的沟道区116a、116b。在一些实施例中，源极/漏极区114包括由多个沟道区116a共享的源极/漏极区114b。例如，存储单元器件102通常成对形成，其中源极/漏极区114a独立于存储单元器件102，并且源极/漏极区114b由该对存储单元器件102共享。
在逻辑区112中的每个沟道区116上方，逻辑器件104包括通过高κ电介质120与沟道区116电隔离的金属栅极118a、118b。高κ电介质120是具有大于二氧化硅的介电常数(即，3.9)的介电常数κ的电介质。在一些实施例中，金属栅极118的顶面距半导体衬底106的顶面约为350至700埃()。金属栅极电介质122a、122b布置在半导体衬底106和高κ电介质120之间。对于高电压应用，金属栅极电介质122通常厚于它的其他形式。因此，逻辑器件104a可以是具有厚金属栅极电介质122a的高电压晶体管，而逻辑器件104b和104c可以是具有较薄金属栅极电介质122b的低电压晶体管。另外，蚀刻停止件124布置在金属栅极118和高κ电介质120之间。例如，金属栅极118是钽、氮化钽或铌；例如，金属栅极电介质122是诸如二氧化硅的氧化物；例如，蚀刻停止件124是氮化硅；以及例如，高κ电介质120是氧化铪(HfO2)、氧化铝(AlO3)或五氧化二钽(Ta2O5)。
在存储区110中的每个沟道区116的上方，存储单元器件102包括分隔在沟道区116的源极/漏极区114之间的选择栅极126和存储栅极128。在一些实施例中，选择栅极126布置为接近与其他存储单元器件102共享的源极/漏极区114b，且存储栅极128布置为接近独立于存储单元器件102的源极/漏极区114a。例如，使选择栅极126和存储栅极128的顶面都相对于金属栅极118的顶面凹进约至或至并且在一些实施例中，基本上平坦于金属栅极118的顶面。另外，尽管逻辑器件104的栅极118是金属，但是存储单元器件102的栅极126、128通常是多晶硅。例如，选择栅极126具有大体上的矩形轮廓，并且例如，存储栅极128具有大体上的非对称的阶梯轮廓。该大体上的非对称的阶梯轮廓包括存储栅极平台130，该存储栅极平台130呈现相对于存储栅极128的顶面的降低的高度并且沿着背向选择栅极126的存储栅极的边缘延伸。在一些实施例中，存储栅极128在存储栅极平台130和存储栅极128的底面之间的高度约为
存储栅极间隔件132从存储栅极平台130沿着存储栅极128的上部内侧壁垂直向上延伸。存储栅极间隔件132垂直向上延伸至选择栅极和存储栅极126、128的顶面之上(例如，之上至)以及在一些实施例中，至金属栅极118的顶面之下(例如，之下至)。布置薄间隔件134以覆盖与存储栅极间隔件132相邻的存储栅极128的下部外侧壁。在一些实施例中，薄间隔件134从大约与存储栅极128的底面齐平处沿着存储栅极128和存储栅极间隔件132的侧壁垂直向上延伸至与存储栅极间隔件132的顶面大约共平面。
布置在半导体衬底106和选择栅极126之间的选择栅极电介质136使选择栅极126与半导体衬底106电隔离。另外，布置在半导体衬底106和存储栅极128之间的电荷俘获电介质138使存储栅极128与半导体衬底106电隔离。电荷俘获电介质138进一步垂直向上延伸以填充存储栅极128和选择栅极126之间的间隔并且使存储栅极128与选择栅极126电隔离。电荷俘获电介质138垂直向上延伸至选择栅极和存储栅极126、128的顶面之上(例如，之上至)以及在一些实施例中，垂直向上延伸至金属栅极118的顶面之下(例如，之下至)。通过延伸至选择栅极和存储栅极126、128的顶面之上，电荷俘获电介质138形成分隔选择栅极和存储栅极126、128的顶面的介电突出件139。另外，在一些实施例中，电荷俘获电介质138具有约至的厚度。例如，选择栅极电介质136是诸如二氧化硅的氧化物，并且例如，电荷俘获电介质138是诸如氧化物-氮化物-氧化物(ONO)电介质或氧化物-硅点-氧化物(OSiO)电介质的多层电介质。在一些实施例中，其中，电荷俘获电介质138是OSiO或ONO电介质，邻近选择栅极126的侧壁的氧化层的厚度是约并且其他氧化层的厚度是约
源极/漏极硅化物接触焊盘140a、140b形成在每个源极/漏极区114上方，并且存储硅化物接触焊盘141a形成在存储单元器件102的每个选择栅极和存储栅极126、128上方。在一些实施例中，接触焊盘140、141具有约至的高度。独立于源极/漏极区114的源极/漏极导电接触件142a、142b和独立于存储单元器件102的选择栅极和存储栅极126、128的存储导电接触件143a穿过层间电介质108垂直向下延伸至相应的硅化物接触焊盘140、141。硅化物接触焊盘140、141通过向导电接触件142、143提供更好、更低的电阻接触表面而减小了导电接触件142、143，源极/漏极区114和存储单元器件102的选择栅极和存储栅极126、128之间的电阻。例如，硅化物接触焊盘140、141是硅化镍、硅化钴、或硅化钛以及在一些实施例中，硅化物接触焊盘140、141具有基本上平坦的顶面。独立于逻辑器件104的金属栅极118的逻辑导电接触件144也穿过层间电介质108和介电掩模146垂直向下延伸至金属栅极118。介电掩模146通常由氧化物形成并且掩蔽或覆盖逻辑器件104。在一些实施例中，介电掩模146具有约至的厚度。例如，导电接触件142、143、144由钛、氮化钛和钨中的一种或多种形成。
主侧壁结构148布置在存储单元器件102和逻辑器件104的侧壁上。主侧壁结构148从半导体衬底106垂直向上延伸至选择栅极和存储栅极126、128的顶面之上(例如，之上至)以及在一些实施例中，垂直向上延伸至金属栅极118的顶面之下(例如，之下至)。例如，对于存储单元器件102，主侧壁结构148从半导体衬底106沿着电荷俘获电介质138和薄间隔件134的侧壁在存储单元器件102的第一侧上延伸。在存储单元器件102的相对侧上，主侧壁结构148从半导体衬底106沿着选择栅极电介质136和选择栅极126的侧壁延伸。作为另一个实例，对于逻辑器件104，主侧壁结构148从半导体衬底106沿着金属栅极电介质122、高κ电介质120、蚀刻停止件124以及金属栅极118的相对侧壁延伸。例如，主侧壁结构148是诸如氮化硅的电介质。
接触蚀刻停止件150在半导体衬底106的基底上方在硅化物接触焊盘140、141之上布置并且沿着主侧壁结构148的侧壁布置。接触蚀刻停止件150的顶面延伸至选择栅极和存储栅极126、128的顶面之上(例如，之上至)并且在一些实施例中，至金属栅极118的顶面之下(例如，之下至)。
通过相对于金属栅极118的顶面使存储单元器件102的选择栅极和存储栅极126、128的顶面凹进的方式，在选择栅极和存储栅极126、128的顶面上方形成的存储硅化物接触焊盘141也相对于金属栅极118的顶面凹进。另外，通过形成一个或多个电荷俘获电介质138、薄间隔件和存储栅极间隔件134、132、主侧壁结构148以及接触蚀刻停止件150以延伸至选择栅极和存储栅极126、128的顶面之上(例如，之上至)，存储硅化物接触焊盘141也相对于这些结构凹进。有利地，由于选择栅极和存储栅极126、128的顶面被更远地间隔开，所以使存储硅化物接触焊盘141凹进，同时保留存储硅化物接触焊盘141之间的介电突出件139降低了在选择栅极和存储栅极126、128之间形成硅化物桥接的可能性。另外，凹进存储硅化物接触焊盘141实现与HKMG技术的兼容。
在操作中，每个存储单元器件102在电荷俘获电介质138中储存可变的电荷(诸如电子)量。以非易失性的方式有利地储存电荷，从而使得储存的电荷在断电的情况下存留。在电荷俘获电介质138中储存的电荷量代表数值(诸如二进制值)并且通过编程(即，写入)、读取和擦除操作而变化。通过选择性偏置选择栅极126和存储栅极128来实施这些操作。
在存储单元器件102的编程或擦除操作期间，用相对于施加在沟道区116两端上的电压和/或相对于施加在选择栅极126两端上的电压更高(例如，至少高一个数量级)的电压正向或反向偏置存储栅极128。在一些实施例中，正向偏置用于编程操作，而反向偏置用于擦除操作。在编程操作期间，高偏置电压促进载流子从沟道区116朝向存储栅极128隧穿的隧道效应。随着载流子朝着存储栅极128隧穿，载流子被俘获在电荷俘获电介质138中。在擦除操作期间，高偏置电压促进电荷俘获电介质138中的载流子离开存储栅极128的隧道效应。随着载流子隧穿离开存储栅极128，载流子从电荷俘获电介质138驱逐或以其他方式去除。
当偏置存储栅极128时，存储单元器件102的电荷俘获电介质138中储存的电荷屏蔽在存储栅极128和沟道区116之间形成的电场。这具有使存储单元器件102的阈值电压Vth增加数量ΔVth的效果。在读取操作期间，对选择栅极126施加电压以引起部分沟道区116导电。对选择栅极126施加电压吸引载流子至邻近选择栅极126的沟道区116的部分。另外，对存储栅极128施加大于Vth，但是小于Vth+ΔVth的电压。如果存储单元器件102导通(即，允许电荷流动)，则它储存第一数据态(例如，逻辑“0”)。如果储存单元器件102关闭，则它储存第二数据态(例如，逻辑“1”)。
参见图1B，提供了具有存储单元器件102a、102b和高κ、金属栅极逻辑器件104a至104c的半导体结构(例如，代表集成电路)的一些实施例的截面图100’。与图1A的实施例相比，存储单元器件102具有不同的结构。存储单元器件102以非易失性方式储存数据并且例如，是ESF3分离栅极闪存单元器件。逻辑器件104协调以实施存储单元器件102的逻辑支持操作并且例如，是晶体管。
在存储区110中的每个沟道区116的上方，存储单元器件102包括分隔在沟道区116的源极/漏极区114之间的浮置栅极152和字线154。布置在半导体衬底106和浮置栅极152之间的浮置栅极电介质156提供半导体衬底106和浮置栅极152之间的电隔离。另外，布置在字线154和半导体衬底106之间的字线电介质158提供半导体衬底106和字线154之间的电隔离。在一些实施例中，在接近沟道区116的源极/漏极区的相对两侧上凹进浮置栅极152以限定一对浮置栅极平台160。浮置栅极平台160呈现相对于浮置栅极152的顶面的降低的高度并且沿着朝向沟道区116的源极/漏极区114的相对浮置栅极边缘延伸。通过这种方式，当从侧面看时，浮置栅极152具有对称的、阶梯状的外观。字线154的顶面相对于金属栅极118的顶面凹进约至或至例如，浮置栅极152和字线154是多晶硅。例如，浮置栅极电介质和字线电介质156、158是诸如二氧化硅的氧化物。
存储单元器件102还包括控制栅极162和擦除栅极164。擦除栅极164布置在与相邻的存储单元器件102共享的沟道区116的源极/漏极区114的上方且布置在浮置栅极152的与字线154相对的一侧上。例如，擦除栅极164的顶面相对于金属栅极118的顶面凹进约至或至 以及在一些实施例中，基本上平坦于金属栅极118的顶面。控制栅极162布置在浮置栅极152的顶面上方，其中，栅极间电介质166布置在控制栅极162和浮置栅极152之间。栅极间电介质166使浮置栅极152与控制栅极162电隔离。例如，控制栅极162的顶面相对于金属栅极118的顶面凹进约至或至并且，在一些实施例中，基本上平坦于金属栅极118的顶面。例如，控制栅极162和擦除栅极164是多晶硅。例如，栅极间电介质166是ONO电介质。
布置在控制栅极162与擦除栅极164和字线154两者之间的浮置栅极间隔件168提供电隔离。浮置栅极间隔件168从浮置栅极平台160沿着控制栅极162的侧壁垂直向上延伸至字线154和擦除栅极164的顶面之上(例如，之上至)并且，在一些实施例中，垂直向上延伸至金属栅极118的顶面之下(例如，之下至)。作为相邻的存储单元器件102之间的中心区的内衬，介电衬垫170使擦除栅极164与半导体衬底106、浮置栅极152以及控制栅极162绝缘。介电衬垫170垂直向上延伸至字线154和擦除栅极164的顶面之上(例如，之上至)并且，在一些实施例中，垂直向上延伸至金属栅极118的顶面之下(例如，之下至)。布置在字线154和浮置栅极152之间的薄侧壁结构172使字线154与浮置栅极152电隔离。薄侧壁结构172垂直向上延伸至字线154和擦除栅极164的顶面之上(例如，之上至)并且，在一些实施例中，垂直向上延伸至至金属栅极118的顶面之下(例如，之下 至)。通过延伸在字线154以及控制栅极和擦除栅极162、164的顶面之上，浮置栅极间隔件168、介电衬垫170以及薄侧壁结构172形成分隔字线154以及控制栅极和擦除栅极162、164的顶面的介电突出件139。例如，介电衬垫170和薄侧壁结构172是诸如二氧化硅的氧化物，并且例如，浮置栅极间隔件168是ONO电介质。
源极/漏极硅化物接触焊盘140a、140b在每个源极/漏极区114上方形成，并且存储硅化物接触焊盘141b在存储单元器件102的每个字线154、控制栅极162和擦除栅极164上方形成。独立于源极/漏极区114的源极/漏极导电接触件142b以及独立于存储单元器件102的字线154及控制栅极和擦除栅极162、164的存储导电接触件143b，穿过层间电介质108垂直向下延伸至相应的硅化物接触焊盘140、141。例如，硅化物接触焊盘140、141是硅化镍、硅化钴或硅化钛。例如，导电接触件142、143由钛、氮化钛和钨中的一种或多种形成。
通过相对于金属栅极118的顶面凹进存储单元器件102的字线154和擦除栅极164的顶面的方式，在字线154和擦除栅极164的顶面上方形成的存储硅化物接触焊盘141也相对于金属栅极118的顶面凹进。另外，通过形成一个或多个浮置栅极间隔件168、薄侧壁结构172、介电衬垫170、主侧壁结构148以及接触蚀刻停止件150以延伸至字线154和擦除栅极164的顶面之上(例如，之上至)，在字线154和擦除栅极164的顶面上方形成的存储硅化物接触焊盘141也相对于这些结构凹进。有利地，由于顶面被更远地间隔开，因此凹进存储硅化物接触焊盘141而同时留下在凹进存储硅化物接触焊盘141之间的介电突出件139降低了在字线154、擦除栅极164与控制栅极162之间形成硅化物桥接的可能性。另外，凹进存储硅化物接触焊盘141实现了与HKMG技术的兼容性。
在操作中，每个存储单元器件102在浮置栅极152中储存可变的电荷(诸如电子)量。电荷有利地以非易失性方式储存从而使得储存的电荷在断电的情况下存留。在浮置栅极152中储存的电荷量代表数值(诸如二进制值)并且通过编程(即，写入)、读取和擦除操作而变化。通过控制栅极162、字线154和擦除栅极164的选择偏置实施这些操作。
在存储单元器件102的编程操作期间，用相对于施加在沟道区116两端上的电压和/或相对于施加在字线154两端上的电压高(例如，至少高一个数量级)的电压偏置控制栅极162。高偏置电压促进载流子从沟道区116朝向控制栅极162隧穿的隧道效应。随着载流子朝向控制栅极162隧穿，载流子被俘获在浮置栅极152中。
在存储单元器件102的擦除操作期间，用相对于施加在沟道区116两端上的电压和/或相对于施加在控制栅极162两端上的电压高(例如，至少高一个数量级)的电压偏置擦除栅极164。高偏置电压促进载流子从浮置栅极152朝向擦除栅极164隧穿的隧道效应。随着载流子朝向擦除栅极164隧穿，载流子从浮置栅极152驱逐或以其他方式去除。
当控制栅极162被偏置时，存储单元器件102的浮置栅极152中储存的电荷屏蔽在控制栅极162和沟道区116之间形成的电场。这具有将存储单元器件102的阈值电压Vth增加数量ΔVth的效果。在读取操作期间，对字线154施加电压以引起部分沟道区116导电。对字线154施加电压以将载流子吸引至邻近字线154的部分沟道区116。另外，对控制栅极162应用大于Vth，但是小于Vth+ΔVth的电压。如果存储单元器件102导通(即，允许电荷流动)，则它储存第一数据态(例如，逻辑“0”)。如果储存单元器件102关闭，则它储存第二数据态(例如，逻辑“1”)。
鉴于以上描述，应该理解，图1A和图1B的介电突出件139降低了在相邻的栅极之间形成硅化物桥接的可能性。介电突出件139可以由一种或多种类型的介电材料和一个或多个介电材料层形成。另外，虽然以上论述集中在MONOS、SONOS和ESF3分离栅极闪存单元，其他类型的存储单元可以使用介电突出件139，其中硅化物接触焊盘141相对于介电突出件139凹进从而减轻相邻栅极之间的硅化物桥接问题。
参照图2，提供了用于制造半导体结构的方法的一些实施例的流程图200。根据该方法，提供半导体衬底(动作202)。在半导体衬底的存储区上形成包括栅极的存储单元器件(动作204)。例如，存储单元器件是MONOS分离栅极闪存单元器件或ESF3闪存单元器件。例如，对于MONOS分离栅极闪存单元器件，栅极是选择栅极或存储栅极。例如，对于ESF3闪存单元器件，栅极是擦除栅极或字线。在与存储区相邻的半导体衬底的逻辑区上形成逻辑器件(动作206)。逻辑器件包括布置在高κ电介质的上方的牺牲栅极。牺牲栅极通常由多晶硅形成。形成与逻辑器件的相对侧壁邻接的主侧壁结构(动作208)，以及去除逻辑器件的牺牲栅极(动作210)以形成主侧壁结构之间的凹槽。形成填充凹槽的金属层(动作212)，并且对金属层实施平坦化(动作214)以形成具有与主侧壁结构和存储区的顶面共平面的顶面的金属栅极。形成覆盖逻辑区的介电掩模(动作216)，同时保留存储区不被覆盖。相对于金属栅极的顶面，凹进存储单元器件的栅极的未掩蔽的顶面(动作218)，并且在存储单元器件的栅极的未掩蔽的、凹进的顶面上方形成硅化物层(动作220)。
有利地，在形成替换牺牲栅极的金属栅极之后，在存储单元器件的多晶硅栅极上形成硅化物接触焊盘实现与HKMG技术的兼容。另外，由于相邻栅极的顶面被更远地分开，在形成硅化物接触焊盘之前凹进这些栅极的停止表面降低了相邻栅极之间的硅化物桥接的可能性。
参照图3A和图3B，提供了用于制造半导体结构的扩展方法的一些实施例的流程图300。结合SONOS或MONOS分离栅极闪存单元器件描述该扩展方法，但是应该理解这也同样适用于诸如ESF3存储单元器件的其他类型的分离栅极闪存单元器件。
根据扩展方法，提供半导体衬底(动作302)。在半导体衬底的存储区上形成一对存储单元器件(动作304)。每个存储单元器件包括由硬掩模掩蔽的选择栅极和存储栅极。在与存储区相邻的半导体衬底的逻辑区上形成逻辑器件(动作306)。每个逻辑器件包括布置在高κ电介质的上方的牺牲栅极。形成与存储单元器件和逻辑器件的相对侧壁邻接的主侧壁结构(动作308)。在半导体衬底中嵌入源极和漏极区(动作310)。在源极和漏极区上方形成第一硅化物层(动作312)以形成源极/漏极接触焊盘。实施第一蚀刻(动作314)以去除硬掩模并且回蚀刻主侧壁结构的顶部并且停止在选择栅极、存储栅极和牺牲栅极上。沿着源极/漏极接触焊盘、主侧壁结构以及存储单元器件和逻辑器件的顶面并且沿着主侧壁结构的侧壁共形地形成接触蚀刻停止层(动作316)。在接触蚀刻停止层的上方形成第一层间介电层(动作318)。穿过接触蚀刻停止层至选择栅极对第一层间介电层实施第一平坦化(动作320)。对牺牲栅极实施第二蚀刻(动作322)以去除牺牲栅极并在主侧壁结构之间形成相应的凹槽。形成金属导电层(动作324)以填充凹槽。对金属导电层实施第二平坦化(动作326)以形成对应于逻辑器件并且具有顶面与存储栅极和选择栅极的顶面共平面的金属栅极。在存储栅极、选择栅极和金属栅极的平坦顶面上方形成第二介电层(动作328)。实施第三蚀刻(动作330)以产生掩蔽逻辑区的介电掩模，同时保留存储区不被覆盖。实施第四蚀刻(动作332)以相对于金属栅极的顶面凹进选择栅极和存储栅极的顶面。在选择栅极和存储栅极的凹进的顶面上方形成第二硅化物层(动作334)以形成存储接触焊盘。在半导体结构上方形成第三层间介电层(动作336)。形成穿过层间电介质垂直向下延伸至接触焊盘的接触件(动作338)。形成穿过层间电介质和介电掩模垂直向下延伸至金属栅极的接触件(动作340)。
虽然公开的方法(例如，由流程图200、300描述的方法)在本文示出和描述为一系列的动作或事件，但是应该理解这些动作或事件的示出顺序不应该以限制的意思解释。例如，一些动作可以以不同的顺序发生和/或与本文示出和/或描述的动作或事件之外的其他动作或事件同时地发生。另外，并不需要所阐述的所有动作去实施本文的说明书的一个或多个方面或实施例。另外，本文描述的一个或多个动作可以以一个或多个分开的动作和/或阶段实施。
参照图4至图26，提供处于各个制造阶段的半导体结构的一些实施例的截面图以示出扩展的方法。尽管结合扩展的方法描述图4至图26，应该理解图4至图26中公开的结构不限于扩展的方法，而是可以作为独立于扩展的方法的结构单独存在。同样地，尽管结合图4至图26描述扩展的方法，应该理解扩展的方法不限于图4至图26中公开的结构，而是可以独立于图4至图26中公开的结构单独存在。
图4示出对应于动作302的一些实施例的截面图400。如图4所示，提供半导体衬底106。半导体结构包括存储区110和通常围绕存储区110布置的逻辑区112。半导体衬底106通常平坦且具有均匀的厚度。另外例如，半导体衬底106是硅、锗或III族和V族元素的块状衬底。可选地，例如，半导体衬底106是绝缘体上半导体(SOI)衬底。
图5至图12示出对应于动作304的一些实施例的截面图500至1200。
如图5所示，在半导体衬底106的顶面上方依次堆叠或形成第一介电层502、第一导电层504、第二介电层506以及硬掩模层508。层502-508中的每一层通常具有均匀的厚度。例如，第一介电层和第二介电层502、506是诸如二氧化物的氧化物。对于SONOS分离栅极闪存单元，第一导电层504由诸如多晶硅的硅基材料形成，而对于MONOS分离栅极闪存单元，第一导电层504由金属或金属合金形成。例如，硬掩模层508是氮化物或多层氮化物-氧化物-氮化物(NON)膜。
如图6所示，穿过硬掩模、第二介电层、第一导电层和第一介电层502-508实施第一蚀刻以在半导体衬底106的存储区110中形成一对间隔的选择栅极126a、126b。选择栅极126在选择栅极126之间形成中心区602并且建立在使选择栅极126与半导体衬底106电隔离的选择栅极电介质136a、136b上。另外，选择栅极126被存储硬掩模604a、604b掩蔽，存储硬掩模604a、604b通过存储硬掩模电介质606a、606b与选择栅极126电隔离。
如图7所示，电荷俘获介电层702、第二导电层704以及第三介电层706依次在半导体结构上方共形地形成。电荷俘获介电层702在半导体衬底106和存储硬掩模604的顶面上方共形地形成并沿着选择栅极电介质136、选择栅极126、存储硬掩模电介质606和存储硬掩模604的侧壁共形地形成。第二导电层704共形地形成在电荷俘获介电层702的上方，并且第三介电层706共形地形成在第二导电层704的上方。在一些实施例中，第二导电层704具有约的厚度而电荷俘获电介质具有约至的厚度。例如，电荷俘获介电层702是诸如ONO电介质或OSiO电介质的多层电荷俘获电介质。例如，第二导电层704是多晶硅，并且例如，第三介电层706是氮化硅。
如图8所示，穿过第二导电层704和第三介电层706实施第二蚀刻以在电荷俘获电介质702的上方形成横向邻接电荷俘获电介质702的一对存储栅极128a、128b，以及在相应的存储栅极128的上方形成横向邻接相应的存储栅极128的一对存储栅极间隔件132a、132b。
如图9所示，对剩下的第二导电层704’部分地实施第三蚀刻以相对于存储栅极间隔件132的顶面凹进存储栅极128的顶面。
如图10所示，形成对应于存储栅极128的一对薄间隔件134a、134b作为第四介电层1002的一部分以覆盖存储栅极128的暴露侧壁。例如，可以共形地沉积并选择性地蚀刻中间介电层以形成第四介电层1002。同样，值得注意的是，第四介电层1002的部分掩蔽存储栅极128的顶面。例如，第四介电层1002是氮化硅。
如图11所示，形成掩模1102并穿过剩余的第二导电层704’、剩余的第三介电层706’以及第四介电层1002的在中心区602中的部分实施第四蚀刻以从中心区602去除这些部分。通常，第四蚀刻是各向同性干蚀刻。
如图12所示，穿过电荷俘获介电层702实施第五蚀刻以去除电荷俘获介电层702的未被覆盖的水平部分。这导致独立于存储栅极128的电荷俘获电介质138a、138b。在一些实施例中，电荷俘获介电层702的未被覆盖部分包括覆盖存储硬掩模604的部分。例如，第五蚀刻可以是完全干蚀刻、完全湿蚀刻或湿蚀刻与干蚀刻的组合。
图13示出对应于动作306的一些实施例的截面图1300。如图13所示，在半导体衬底106的逻辑区112中的相应高κ电介质120a-c的上方形成三件一组的牺牲栅极1302a-c。牺牲栅极1302被逻辑硬掩模1304a-c掩蔽，其中，逻辑硬掩模1304a-c通过逻辑硬掩模电介质1306a-c与牺牲栅极1302电隔离。另外，对应于牺牲栅极1302的金属栅极电介质122a-c形成在半导体衬底106和高κ电介质120之间，并且对应于牺牲栅极1302的蚀刻停止件124a-c形成在牺牲栅极1302和高κ电介质120之间。对于高电压应用，金属栅极电介质122通常厚于它的其他形式。例如，牺牲栅极1302是多晶硅；例如，金属栅极和逻辑硬掩模电介质122、1306是诸如二氧化硅的氧化物；例如，蚀刻停止件124是氮化硅；例如，高κ电介质120是HfO2、AlO3或Ta2O5；并且例如，逻辑硬掩模1504是氧化物、氮化硅或多层氮化物-氧化物-氮化物(NON)膜。在一些实施例中，逻辑硬掩模1504具有 至的厚度。
图14示出对应于动作308的一些实施例的截面图1400。如图14所示，主侧壁结构148沿着中心区602中的选择栅极126的侧壁且沿着中心区602外部的电荷俘获电介质138和薄间隔件134的侧壁形成。另外，主侧壁结构148沿着牺牲栅极1302的相对侧壁形成。例如，主侧壁结构148可以通过共形地形成中间介电层并且选择性地蚀刻中间介电层以形成主侧壁结构148来形成。例如，主侧壁结构148是诸如氮化硅的电介质。
图15示出对应于动作310和动作312的一些实施例的截面图1500。如图15所示，源极和漏极区114a-i嵌入至半导体衬底106内以形成沟道区116a-e，并且第一硅化物层形成在源极和漏极区114的上方以形成接触焊盘140a-i。在一些实施例中，第一硅化物层具有约至的厚度。例如，第一硅化物层是氮化硅、硅化钴或硅化钛。
图16示出对应于动作314的一些实施例的截面图1600。如图16所示，实施第六蚀刻以去除存储硬掩模和逻辑硬掩模604、1304以及存储硬掩模电介质和逻辑硬掩模电介质606、1306。第六蚀刻还停止在牺牲栅极1302、选择栅极126和存储栅极128上，同时最低限度地回蚀刻主侧壁结构148、存储栅极间隔件132、电荷俘获电介质138以及薄间隔件134的顶部的少量部分。
图17示出对应于动作316和318的一些实施例的截面图1700。如图17所示，接触蚀刻停止层1702共形地形成在半导体结构上方。接触蚀刻停止层1702沿着接触焊盘140和选择栅极、存储栅极以及牺牲栅极126、128、1302的顶面以及沿着主侧壁结构148的侧壁延伸。还示出，第五层间介电层1704形成在接触蚀刻停止层1702的上方。
图18示出对应于动作320的一些实施例的截面图1800。如图18所示，穿过接触蚀刻停止层1702，对第五层间介电层1704实施第一平坦化并停止在选择栅极126上。这形成了接触蚀刻停止件150。在一些实施例中，对选择栅极126、存储栅极128以及牺牲栅极1302也实施第一平坦化以使这些栅极126、128、1302的顶面共平面和/或否则降低这些栅极126、128、1302的高度。例如，可以利用化学机械抛光(CMP)实施第一平坦化。
图19示出对应于动作322的一些实施例的截面图1900。如图19所示，在存储区108的上方形成第二存储硬掩模1902并且对牺牲栅极1302实施第七蚀刻以去除牺牲栅极1302并形成主侧壁结构148之间的相应凹槽1904a-c。例如，第二存储硬掩模1902为至的厚度和/或例如，是由氧化物、氮化钛、氮化硅或NON膜形成。
图20示出对应于动作324的一些实施例的截面图2000。如图20所示，形成第三金属导电层2002以填充凹槽1904。
图21示出对应于动作326的一些实施例的截面图2100。如图21所示，穿过第二存储硬掩模1902对金属导电层2002实施第二平坦化并且到达主侧壁结构148的顶面以形成对应于凹槽1904并且具有与选择栅极和存储栅极126、128的顶面共平面的顶面的金属栅极118a-c。在一些实施例中，对选择栅极和存储栅极126、128也实施第二平坦化和/或否则降低这些栅极126、128的高度。另外，在一些实施例中，金属栅极118的顶面在半导体衬底106的顶面之上的高度为至例如，可以利用CMP实施第二平坦化。
图22示出对应于动作328的一些实施例的截面图2200。如图22所示，在存储栅极、选择栅极和金属栅极128、126、118的平坦顶面上方形成第六介电层2202。第六介电层2202通常包括均匀的厚度。在一些实施例中，第六介电层包括约至的厚度。另外，例如，第六介电层2202是诸如二氧化硅的氧化物。
图23示出对应于动作330的一些实施例的截面图2300。如图23所示，穿过部分第六介电层2202实施第七蚀刻以形成逻辑区112上方的介电掩模146，同时使得存储区110暴露。换句话说，掩蔽金属栅极118，同时使得选择栅极和存储栅极126、128暴露。在一些实施例中，第七蚀刻还具有相对于逻辑区112的顶面凹进存储区110的顶面的效果。例如，凹进存储区110中的主侧壁结构148的部分。作为另一实例，凹进电荷俘获电介质138以及存储栅极间隔件和薄间隔件132、134的顶面。凹进的程度通常是约
图24示出对应于动作332的一些实施例的截面图2400。如图24所示，对选择栅极和存储栅极126、128实施第八蚀刻以相对于金属栅极118的顶面和相对于相邻电介质(诸如电荷俘获电介质138)的顶面凹进顶面。在一些实施例中，凹进深度是在金属栅极118的顶面和/或相邻电介质的顶面之下至或至例如，通过干蚀刻、湿蚀刻或其两者的组合实施第八蚀刻。在选择栅极和存储栅极126、128由多晶硅形成的情况下，例如，干蚀刻化学物质可以包括氯气(Cl2)、三氯化硼(BCl3)、氩(Ar)或氟气。另外，在选择栅极和存储栅极126、128由多晶硅形成的情况下，例如，湿蚀刻化学物质可以包括碱性溶液。在一些实施例中，第八蚀刻还凹进电荷俘获电介质138的硅点或氮化物层。
图25示出对应于动作334的一些实施例的截面图2500。如图25所示，第二硅化物层形成在选择栅极和存储栅极126、128的凹进顶面上方以形成存储接触焊盘141a、141c-e。在一些实施例中，第二硅化物层具有约至的厚度。另外，在一些实施例中，第二硅化物层的顶面(即存储接触焊盘141的顶面)在相邻电介质之下凹进约至例如，第二硅化物层是硅化镍、硅化钴或硅化钛。
图25示出对应于动作334的一些实施例的截面图2500。如图25所示，第二硅化物层形成在选择栅极和存储栅极126、128的凹进顶面上方以形成存储接触焊盘141a、141c-e。例如，第二硅化物层是硅化镍。有利地，由于选择栅极和存储栅极126、128的顶面之间的距离增加，因此选择栅极和存储栅极126、128的凹进顶面极大地降低在选择栅极和存储栅极126、128之间形成硅化物桥接的风险。另外，由于在第二平坦化之后形成第二硅化物层，因此第二硅化物层存留并且保持与HKMG技术的兼容性。
图26示出对应于动作336-340的一些实施例的截面图2600。如图26所示，在半导体结构的顶面上方形成第七层间电介质以形成层间电介质108(由剩下的第五介电层1704’和第七介电层共同形成)。还形成了穿过层间电介质108垂直向下延伸至源极/漏极接触焊盘140的源极/漏极接触件142a-i，穿过层间电介质108垂直向下延伸至存储接触焊盘141的存储接触件143a、143c-e，以及穿过层间电介质108和介电掩模146垂直向下延伸至金属栅极118的逻辑接触件144a-c。
因此，可以从上述内容理解，本发明提供了一种用于嵌入式闪存器件的集成电路。半导体衬底包括存储区和邻近存储区的逻辑区。逻辑器件布置在逻辑区上方并且包括通过具有超过3.9的介电常数的材料与半导体衬底分隔开的金属栅极。闪存单元器件布置在存储区上方。闪存单元器件包括在相对侧上通过相应的介电区电绝缘的存储单元栅极。硅化物接触焊盘布置在存储单元栅极的顶面上方。存储单元栅极的顶面和硅化物接触焊盘的顶面相对于金属栅极的顶面和介电区的顶面凹进。
在其他实施例中，本发明提供一种用于制造嵌入式闪存器件的方法。在半导体衬底的存储区上方形成存储单元器件。存储单元器件包括在相对侧上通过一对介电区电绝缘的存储单元栅极。在半导体衬底的逻辑区上方形成逻辑器件。逻辑器件具有通过具有超过3.9的介电常数的材料与半导体衬底分隔开的牺牲栅极。用金属栅极替换牺牲栅极。形成至少部分地覆盖逻辑区的介电掩模，同时保留存储区不被覆盖。相对于金属栅极的顶面并且相对于介电区的顶面使存储单元栅极的顶面凹进。在存储单元栅极的顶面上方形成硅化物接触焊盘。
在又一些其他实施例中，本发明提供了一种用于嵌入式闪存器件的集成电路。半导体衬底包括存储区和邻近存储区的逻辑区。存储区包括共同的源极/漏极区和布置在共同的源极/漏极区的相对侧上的一对独立的源极/漏极区。逻辑器件布置在逻辑区上方并且包括通过具有超过3.9的介电常数的材料与半导体衬底分隔开的金属栅极。一对闪存单元器件布置在存储区上方。每个闪存单元器件对应其中一个独立的源极/漏极区并且包括布置在共同的源极/漏极区和相应的独立的源极/漏极区之间的选择栅极和存储栅极。每个闪存单元器件还包括布置在存储栅极和选择栅极的相邻侧壁之间并且布置在存储栅极下方的电荷俘获电介质。硅化物接触焊盘分别布置在选择栅极和存储栅极的顶面上方。硅化物接触焊盘的顶面相对于金属栅极的顶面和电荷俘获电介质的顶面凹进。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种用于嵌入式闪存器件的集成电路，所述集成电路包括：
半导体衬底，包括存储区和邻近所述存储区的逻辑区；
逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；
闪存单元器件，布置在所述存储区上方，所述闪存单元器件包括存储单元栅极，所述存储单元栅极在相对侧上通过相应的介电区电绝缘；以及
硅化物接触焊盘，布置在所述存储单元栅极的顶面上方，其中，所述存储单元栅极的顶面和所述硅化物接触焊盘的顶面相对于所述金属栅极的顶面和所述介电区的顶面凹进。
2.根据权利要求1所述的集成电路，其中，所述存储单元栅极是存储栅极、选择栅极、擦除栅极、字线和控制栅极中的一种。
3.根据权利要求1所述的集成电路，其中，所述闪存单元器件包括：
选择栅极；
存储栅极，与所述选择栅极间隔；以及
电荷俘获电介质，布置在所述存储栅极下方并且布置在所述选择栅极和所述存储栅极的相邻侧壁之间；
其中，所述存储单元栅极是所述选择栅极或所述存储栅极，并且所述介电区之一包括所述电荷俘获电介质。
4.根据权利要求1所述的集成电路，其中，所述闪存单元器件包括：
浮置栅极；
擦除栅极和字线，在所述浮置栅极的相对侧上与所述浮置栅极间隔；
控制栅极，布置在所述浮置栅极的上方；以及
浮置栅极间隔件，布置在所述控制栅极、所述字线和所述擦除栅极的的相邻侧壁之间；
其中，所述存储单元栅极是所述浮置栅极或所述擦除栅极，并且所述介电区之一包括所述浮置栅极间隔件。
5.根据权利要求1所述的集成电路，其中，包括至少以下的一种：
所述存储单元栅极的顶面在所述金属栅极的顶面之下凹进约10埃至500埃；以及
所述存储单元栅极的顶面在所述介电区的顶面之下凹进约至
6.根据权利要求1所述的集成电路，其中，所述硅化物接触焊盘的顶面在所述介电区的顶面之下凹进约至
7.根据权利要求1所述的集成电路，其中，所述存储单元栅极的顶面基本上平坦或所述硅化物接触焊盘的顶面基本上平坦。
8.根据权利要求1所述的集成电路，其中，所述介电区的顶面在所述金属栅极的顶面之下凹进。
9.一种用于制造嵌入式闪存器件的方法，所述方法包括：
在半导体衬底的存储区上方形成存储单元器件，所述存储单元器件包括存储单元栅极，所述存储单元栅极在相对侧上通过一对介电区电绝缘；
在所述半导体衬底的逻辑区上方形成逻辑器件，所述逻辑器件具有牺牲栅极，所述牺牲栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；
用金属栅极替换所述牺牲栅极；
形成至少部分地覆盖所述逻辑区的介电掩模，而保留所述存储区不被覆盖；
相对于所述金属栅极的顶面并且相对于所述介电区的顶面使所述存储单元栅极的顶面凹进；以及
在所述存储单元栅极的顶面上方形成硅化物接触焊盘。
10.一种用于嵌入式闪存器件的集成电路，所述集成电路包括：
半导体衬底，包括存储区和邻近所述存储区的逻辑区，所述存储区包括共同的源极/漏极区和布置在所述共同的源极/漏极区的相对侧上的一对独立的源极/漏极区；
逻辑器件，布置在所述逻辑区上方并且包括金属栅极，所述金属栅极通过具有超过3.9的介电常数的材料与所述半导体衬底分隔开；和
一对闪存单元器件，布置在所述存储区上方，其中，每个闪存单元器件对应其中一个所述独立的源极/漏极区并且包括：
选择栅极和存储栅极，布置在所述共同的源极/漏极区和相应的所述独立的源极/漏极区之间；和
电荷俘获电介质，布置在所述存储栅极和所述选择栅极的相邻侧壁之间，并且布置在所述存储栅极下方；以及
硅化物接触焊盘，分别布置在所述选择栅极和所述存储栅极的顶面上方，其中，所述硅化物接触焊盘的顶面相对于所述金属栅极的顶面和所述电荷俘获电介质的顶面凹进。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437550A (zh) * 2016-05-27 2017-12-05 台湾积体电路制造股份有限公司 Nvm存储器hkmg集成技术
CN108172580A (zh) * 2016-11-29 2018-06-15 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111211127A (zh) * 2018-11-21 2020-05-29 台湾积体电路制造股份有限公司 记忆体元件及其制造方法
US10879253B2 (en) 2016-11-29 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10950611B2 (en) 2016-11-29 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659953B2 (en) * 2014-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. HKMG high voltage CMOS for embedded non-volatile memory
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9425206B2 (en) * 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
US9917165B2 (en) * 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US9634019B1 (en) * 2015-10-01 2017-04-25 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate, and method of making same
KR102504258B1 (ko) 2016-05-04 2023-02-28 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN107425003B (zh) * 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
CN107591402B (zh) * 2016-07-06 2021-03-16 联华电子股份有限公司 集成电路及其制作方法
TWI695477B (zh) * 2016-07-07 2020-06-01 聯華電子股份有限公司 半導體結構及其製作方法
US9929167B2 (en) 2016-07-13 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10510544B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory semiconductor device and manufacturing method thereof
US9853039B1 (en) 2016-12-13 2017-12-26 Cypress Semiconductor Corporation Split-gate flash cell formed on recessed substrate
US9960254B1 (en) * 2017-02-06 2018-05-01 International Business Machines Corporation Replacement metal gate scheme with self-alignment gate for vertical field effect transistors
US10020372B1 (en) * 2017-04-25 2018-07-10 Globalfoundries Singapore Pte. Ltd. Method to form thicker erase gate poly superflash NVM
US10872898B2 (en) * 2017-07-19 2020-12-22 Cypress Semiconductor Corporation Embedded non-volatile memory device and fabrication method of the same
US10177043B1 (en) 2017-08-14 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing multi-voltage devices using high-K-metal-gate (HKMG) technology
US10170488B1 (en) * 2017-11-24 2019-01-01 Taiwan Semiconductor Manfacturing Co., Ltd. Non-volatile memory of semiconductor device and method for manufacturing the same
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
US10868027B2 (en) * 2018-07-13 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for preventing silicide contamination during the manufacture of micro-processors with embedded flash memory
US11239245B2 (en) 2019-08-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for opening a source line in flash memory
TWI740560B (zh) * 2019-08-30 2021-09-21 台灣積體電路製造股份有限公司 積體電路、記憶體元件及其形成方法
US11942475B2 (en) * 2019-10-18 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage transistor structure
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11183572B2 (en) * 2020-04-20 2021-11-23 Taiwan Semiconductor Manufacturing Company Limited Flash memory device including a buried floating gate and a buried erase gate and methods of forming the same
CN113194224A (zh) * 2021-04-02 2021-07-30 维沃移动通信有限公司 电路板及电子设备
WO2023060480A1 (en) * 2021-10-13 2023-04-20 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956563A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN103325791A (zh) * 2012-03-21 2013-09-25 美国博通公司 一种存储装置
US20140001529A1 (en) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Process Using OD Spacers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956563A (zh) * 2011-08-24 2013-03-06 中芯国际集成电路制造(上海)有限公司 嵌入逻辑电路的分离栅极式存储器及存储器组的制作方法
CN103325791A (zh) * 2012-03-21 2013-09-25 美国博通公司 一种存储装置
US20140001529A1 (en) * 2012-06-29 2014-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide Process Using OD Spacers

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107437550A (zh) * 2016-05-27 2017-12-05 台湾积体电路制造股份有限公司 Nvm存储器hkmg集成技术
CN107437550B (zh) * 2016-05-27 2022-10-21 台湾积体电路制造股份有限公司 Nvm存储器hkmg集成技术
CN108172580A (zh) * 2016-11-29 2018-06-15 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10879253B2 (en) 2016-11-29 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10943996B2 (en) 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
US10950611B2 (en) 2016-11-29 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10950715B2 (en) 2016-11-29 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
CN108172580B (zh) * 2016-11-29 2021-11-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11594620B2 (en) 2016-11-29 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11825651B2 (en) 2016-11-29 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US12058856B2 (en) 2016-11-29 2024-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN111211127A (zh) * 2018-11-21 2020-05-29 台湾积体电路制造股份有限公司 记忆体元件及其制造方法

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