TWI790558B - 半導體記憶體及其製造方法 - Google Patents

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姜慧如
林仲德
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Abstract

本發明實施例提供一種包含多個記憶胞的記憶體裝置。 多個記憶胞的第一記憶胞包含第一寫入電晶體，其包含第一寫入閘極、第一寫入源極以及第一寫入汲極。第一讀取電晶體包含第一讀取閘極、第一讀取源極、第一讀取汲極以及將第一讀取源極與第一讀取汲極分隔開的第一本體區。第一讀取源極耦接至第一寫入源極。第一電容器具有耦接至第一寫入汲極的第一上部電容器板及耦接至第一讀取電晶體的第一本體區的第一下部電容器板。

Description

半導體記憶體及其製造方法
本發明實施例是有關於一種半導體記憶體以及製造半導體記憶體的方法。
半導體記憶體是一種電子資料儲存裝置，通常用作電腦記憶體且實施於半導體類積體電路上。半導體記憶體以許多不同類型及技術製造。半導體記憶體具有比其他類型的資料儲存技術快得多的存取時間。舉例而言，通常可在幾奈秒內將資料的位元組寫入至半導體記憶體或自半導體記憶體讀取資料的位元組，同時旋轉儲存器(諸如硬碟)的存取時間在毫秒範圍內。除其他原因之外，出於此等原因，將半導體記憶體用作電腦記憶體的主儲存機制，以保存電腦目前正在處理的資料(除其他用途之外)。
本發明實施例的一種包括多個記憶胞的記憶體裝置，其中所述多個記憶胞的第一記憶胞包括：第一寫入電晶體，包括第一寫入閘極、第一寫入源極以及第一寫入汲極；第一讀取電晶體，包括第一讀取閘極、第一讀取源極、第一讀取汲極以及將所述第 一讀取源極與所述第一讀取汲極分隔開的第一本體區，其中所述第一讀取源極耦接至所述第一寫入源極；以及第一電容器，具有耦接至所述第一寫入汲極的第一上部電容器板及耦接至所述第一讀取電晶體的所述第一本體區的第一下部電容器板。
本發明實施例的一種半導體記憶體結構，包括：半導體基底；第一本體區，安置於所述半導體基底的上部表面上方；第一寫入字元線，沿所述第一本體區的第一側延伸，所述第一寫入字元線藉由第一寫入字元線閘極介電質與所述第一本體區的所述第一側分隔開；第一讀取位元線，沿與所述第一側相對的所述第一本體區的第二側延伸，且耦接至所述第一本體區；第一寫入位元線，安置於所述半導體基底的所述上部表面與所述第一本體區的下部表面之間，且安置於所述第一寫入字元線與所述第一讀取位元線之間；第一讀取字元線，安置於所述半導體基底的所述上部表面與所述第一本體區的所述下部表面之間，且安置於所述第一寫入位元線與所述第一讀取位元線之間，所述第一讀取字元線藉由第一讀取字元線閘極介電質與所述第一本體區的所述下部表面分隔開；以及第一電容性元件，安置於所述第一本體區的上部表面上方，且安置於所述第一寫入字元線與所述第一讀取位元線之間，所述第一電容性元件經組態以選擇性地儲存對應於所述第一本體區上的不同資料狀態的不同電荷位準。
本發明實施例的一種方法，包括：形成堆疊在彼此上方且堆疊在半導體基底上方的多個記憶體堆疊；執行蝕刻以將所述記憶體堆疊圖案化為記憶體堆疊結構的多個行，其中讀取位元線 溝渠及寫入字元線溝渠在記憶體堆疊結構的多個行的所述行的相對側上，以使記憶體堆疊結構的所述多個行彼此分隔開；執行第一橫向蝕刻以自每一記憶體堆疊結構移除最外部導電區，由此在每一記憶體堆疊結構的側壁中形成第一凹部；用介電材料填充所述讀取位元線溝渠、所述寫入字元線溝渠以及所述第一凹部；以及重新打開所述讀取位元線溝渠，同時保留填充有所述介電材料的所述寫入字元線溝渠。
100、200:記憶胞
102:寫入電晶體
102-0-1:第三寫入電晶體
102-1-1:第一寫入電晶體
102-1-2:第二寫入電晶體
104:讀取電晶體
104-0-1:第三讀取電晶體
104-1-1:第一讀取電晶體
104-1-2:第二讀取電晶體
106:電容器
106-0-1:第三電容器
106-1-1:第一電容器
106-1-2:第二電容器
106-2-1:第四電容器
108:寫入位元線
110-1:第一寫入閘極
110:寫入字元線
112:寫入偏壓電路
114:讀取字元線
116-1:讀取汲極
116:讀取位元線
118:讀取電路
200-0-1:第三記憶胞
200-1-1:第一記憶胞
200-1-2:第二記憶胞
200-2-1:第四記憶胞
202:半導體基底
204:本體區
204-0-1:第三本體區
204-1-1:第一本體區
204-1-2:第二本體區
204-2-1:第四本體區
206:寫入字元線閘極介電質
208:閘極介電質
210:上部電容器板
210-0-1:第三上部電容器板
210-1-1:第一上部電容器板
210-1-2:第二上部電容器板
210-2-1:第四上部電容器電極
212:電容器介電層
214、216、218、220、222、224、226:介電區
230:汲極
230-0-1:第三寫入汲極
230-1-1:第一寫入汲極
230-1-2:第二寫入汲極
902a:第一記憶體堆疊
902b:第二記憶體堆疊
904:介電壁
1002:RBL溝渠
1004:WWL溝渠
1006:線
1102:第一凹部
1200、1700、2400:介電質
1402、2002、2302:凹部
1500、1800、2100、2700:導電材料
1602:淺凹部
2500、2602:高k材料
2802:軸
2900:柱狀介電區
3000:方法
3002、3004、3006、3008、3010、3012、3014、3016、3018、3020、3022、3024、3026、3028:動作
B1:寫入本體區
B2:讀取本體區
C1:上部電容器板
C2:下部電容器板
Cox:電容器介電質
D1:寫入汲極
D2:讀取汲極
G1:寫入閘極
G2:讀取閘極
S1:寫入源極
S2:讀取源極
RBL1:汲極/位元線
RBL2:第二讀取位元線
RWL0-1:第三讀取閘極
RWL1-1:第一讀取閘極
RWL1-2:閘極/字元線
RWL2-1:第四讀取字元線
WBL0B-1:源極
WBL1A-1:源極
WBL1A-2:源極/位元線
WBL1B-1:第四寫入位元線
WWL0:第三寫入閘極
WWL1:閘極/字元線
當結合隨附圖式閱讀時，將自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述的清楚起見，可任意增加或減小各種特徵的尺寸。
圖1描繪雙電晶體記憶胞的一些實施例的示意性表示。
圖2描繪安置於半導體基底上方且與圖1的示意性表示一致的記憶胞的一些實施例的橫截面圖。
圖3描繪包含八個雙電晶體記憶胞的陣列的一些實施例的示意性表示。
圖4描繪安置於半導體基底上方與圖3的示意性表示一致的八個雙電晶體記憶胞的一些實施例的橫截面圖。
圖5描繪包含十六個雙電晶體記憶胞的陣列的一些實施例的示意性表示。
圖6至圖8描繪與圖5的示意性表示一致的雙電晶體記憶胞的陣列的一些實施例的橫截面圖及各種透視剖視圖。
圖9至圖29描繪共同地描繪用於製造記憶體裝置的製造流程的一系列橫截面圖及透視圖。
圖30描繪根據一些實施例的描繪製造流程的流程圖。
本揭露提供用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述組件及配置的具體實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複出於簡單及明晰的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，本文中可使用諸如「在......之下」、「在......下方」、「下部」、「在......之上」、「上部」以及其類似者的空間相對術語，以描述如圖式中所示出的一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1示出根據一些實施例的記憶胞100的實例示意圖。記憶胞100包含雙電晶體(即寫入電晶體102及讀取電晶體104)及電容器106，其如所繪示可操作地耦接。更特定言之，寫入電晶 體102包含寫入閘極(G1)、寫入源極(S1)、寫入汲極(D1)以及將寫入源極(S1)與寫入汲極(D1)分隔開的寫入本體區(B1)。讀取電晶體104包含讀取閘極(G2)、讀取源極(S2)、讀取汲極(D2)以及將讀取源極(S2)與讀取汲極(D2)分隔開的讀取本體區(B2)。讀取源極(S2)耦接至寫入源極(S1)，其兩者均耦接至寫入位元線(write bitline；WBL)WBL 108。電容器106具有耦接至寫入汲極(D1)的上部電容器板(C1)及耦接至讀取電晶體104的讀取本體區(B2)的下部電容器板(C2)。電容器介電質(Cox)將上部電容器板(C1)與下部電容器板(C2)分隔開。將瞭解，如本文所使用的「源極」及「汲極」的命名定則在某種程度上是任意的，且此等術語可在其他實施例中互換及/或可替代地稱作源極/汲極區。
寫入字元線(write wordline；WWL)WWL 110耦接至寫入閘極(G1)。寫入偏壓電路112耦接至寫入位元線WBL 108及寫入字元線WWL 110。寫入偏壓電路112經組態以在電容器106上寫入/儲存各種預定量的電荷，其中預定量的經儲存電荷設定讀取電晶體104的電壓臨限值以對應於至少兩個預定資料狀態中的一者。讀取字元線(read wordline；RWL)RWL 114耦接至讀取閘極(G2)，且讀取位元線(read bitline；RBL)RBL 116耦接至讀取汲極(D2)。讀取電路118耦接至讀取字元線RWL 114及讀取位元線RBL 116。讀取電路118經組態以藉由判定由儲存於電容器106上的電荷量設定的電壓臨限值是否大於或少於預定電壓臨限值來判定儲存於記憶胞100中的資料狀態。
在一些實施例中(參見下表1)，記憶胞100、寫入偏壓 電路112以及讀取電路118可經組態以使得處於「0」資料狀態或「1」資料狀態的單位元資料儲存於記憶胞100中。在其他實施例中(參見下表2)，記憶胞100、寫入偏壓電路112以及讀取電路118可經組態以使得多位元資料(例如，二位元或大於二位元的資料)儲存於記憶胞100中。
表1示出寫入偏壓電路112及讀取電路118可如何偏壓寫入位元線WBL 108、寫入字元線WWL 110、讀取字元線RWL 114以及讀取位元線RBL 116以將單位元(例如，「0」狀態或「1」狀態)寫入至記憶胞100且自記憶胞100讀取各種資料狀態的一些實施例。
Figure 110107360-A0305-02-0009-3
如上文所指出，一般而言，可將儲存於電容器106上的電荷量設定為將讀取電晶體104的臨限電壓設定為各種預定臨限電壓中的一者的各種預定電荷位準中的一者，從而各種預定臨限電壓對應於不同資料狀態。舉例而言，在一些實施例中，記憶胞100可儲存為「0」或「1」的單位元。因此，在表1中，為了寫入單位元「0」，將寫入字元線WWL 110驅動至Vdd以啟動寫入電晶體102，且當寫入字元線WWL 110保持在Vdd處時，寫入位元線WBL 108帶至接地，以剝離電容器106的電荷且相應地減小施加至讀取電晶體104的讀取本體區(B2)的本體偏壓。寫入字元線WWL 110隨後無效(例如，帶至接地)，使得較低電荷狀態以非揮發性方式保留於電容器106上。相反，為了將單位元「1」寫入至 記憶胞100，將寫入字元線WWL 110驅動至Vdd以啟動寫入電晶體102，且同時將寫入位元線WBL 108保持在Vwrite(例如，Vdd或其他適當的電壓)處，其將電荷添加至電容器106上且相應地增加施加至讀取電晶體104的讀取本體區(B2)的本體體偏壓。寫入字元線WWL 110隨後無效(例如，帶至接地)，使得此較高電荷狀態以非揮發性方式保留於電容器106上。由於讀取電晶體104的電壓臨限值基於其本體偏壓(及因此，儲存於電容器106上的電荷)而改變，故讀取電晶體104對於「0」資料狀態及「1」資料狀態表現出不同的臨限電壓。因此，對於讀取操作，寫入字元線WWL 110及寫入位元線WBL 108接地，將讀取字元線RWL 114驅動至Vread電壓(例如，高電壓)以選擇性地啟動讀取電晶體104，且將讀取位元線RBL 116驅動至Vdd。在此偏壓條件下，讀取電晶體104上方的源極/汲極電壓(及/或流動穿過讀取電晶體104的電流的量)是基於Vread電壓如何與讀取電晶體的電壓臨限值相關(且因此亦與施加至讀取電晶體104的本體偏壓及儲存於電容器106中的電荷量相關)。因此，若少量電荷儲存於電容器106中(例如，邏輯「0」及較小本體偏壓)，則讀取電晶體104的電壓臨限值大於Vread，且在讀取操作期間很少或沒有電流將流過讀取電晶體104。相反，若大量電荷儲存於電容器106上(例如，邏輯「1」及較大本體偏壓)，則讀取電晶體104的電壓臨限值小於Vread，且在讀取操作期間更多電流將流過讀取電晶體104。讀取電路118可量測讀取源極S2與讀取汲極D2之間的電壓偏壓(及/或可量測讀取源極S2與讀取汲極D2之間的電流)以判定「0」資料狀態或「1」資料狀態是否儲存於記憶胞100中。
表1示出其他實施例中的寫入偏壓電路112及讀取電路118可如何偏壓寫入位元線WBL 108、寫入字元線WWL 110、讀取字元線RWL 114以及讀取位元線RBL 116以將多位元狀態寫入至記憶胞100且自記憶胞100讀取各種資料狀態的實例。
Figure 110107360-A0305-02-0011-2
表2繪示可在給定時間下施加以在記憶胞中儲存多位元的偏壓條件的另一實例。在此實例中，記憶胞在給定時間下儲存表示四種資料狀態的二位元，但將理解，一般而言可儲存任何數目的位元。在此實例中，例如k1可為1/3，例如且k2可為2/3，但其他值亦可以在各種寫入資料狀態之間提供充足間隔。
現轉而參見圖2，可參見安置於半導體基底202上方的記憶胞200的橫截面圖。圖2的記憶胞200與圖1的示意圖一致，且因此包含如圖1中所描述的可操作地耦接的寫入電晶體102、讀取電晶體104以及電容器106。將瞭解，圖1的示意圖可以各種形式顯示，且圖2的實施方案自效能及製造觀點提供各種優點，但所述實施方案是可如何實施圖1的示意圖的非限制性實例。
如圖2中所繪示，記憶胞200的此等組件安置於半導體基底202上。半導體基底202可顯示為單晶矽基底、絕緣層上半導體(semiconductor on insulator；SOI)基底或另一基底；且可包含堆疊在彼此上方的多個基底及/或內連線結構。
如所繪示，記憶胞200包含安置於半導體基底202的上 部表面上方的本體區204，所述本體區204包括半導體材料，諸如氧化銦鎵鋅(IGZO)、氧化銦錫(ITO)、氧化銦鎢鋅(IWZO)以及/或在溫度範圍內具有低關閉電流的通道材料。本體區204可對應於寫入電晶體102的寫入本體區(B1)、讀取電晶體104的讀取本體區(B2)以及電容器106的下部電容器板(C2)。
寫入字元線WWL 110沿本體區204的第一側延伸，且寫入字元線WWL 110藉由寫入字元線閘極介電質206與本體區204的第一側分隔開。讀取位元線RBL 116沿與本體區204的第一側相對的第二側延伸，且耦接至本體區204。寫入位元線WBL 108安置於半導體基底202的上部表面與本體區204的下部表面之間，且安置於寫入字元線WWL 110與讀取位元線RBL 116之間。讀取字元線RWL 114亦安置於半導體基底202的上部表面與本體區204的下部表面之間，且安置於寫入位元線WBL 108與讀取位元線RBL 116之間。讀取字元線RWL 114藉由讀取字元線閘極介電質208與本體區204的下部表面分隔開。
在一些實施例中，寫入字元線閘極介電質206及讀取字元線閘極介電質208可包括介電材料，諸如二氧化矽或高k介電質，諸如氧化鉿(HfO2)。在一些實施例中，寫入字元線WWL 110、讀取位元線RBL 116、寫入位元線WBL 108以及讀取字元線RWL 114包括金屬，諸如鎢(W)、銅(Cu)、鋁(Al)、氮化鈦(TiN)或氮化鉭(TaN)或CMOS接觸金屬等；摻雜多晶矽；或另一導電材料。
電容器106安置於本體區204的上部表面上方，且安置於寫入字元線WWL 110與讀取位元線RBL 116之間。電容器106 經組態以選擇性地儲存對應於本體區204上的不同資料狀態的不同電荷位準。特定言之，電容器106可包含耦接至寫入電晶體102的寫入汲極(D1)230的上部電容器板(C1)210、對應於本體區204的下部電容器板(C2)以及安置於上部電容器板(C1)與下部電容器板(C2)之間的電容器介電層212。寫入電晶體102的寫入汲極(D1)230及上部電容器板210可包括摻雜半導體材料(例如，p摻雜或n摻雜矽)或金屬，諸如鎢(W)、銅(Cu)、鋁(Al)、氮化鈦(TiN)氮化鉭(TaN)或CMOS接觸金屬等。電容器介電層212可包括二氧化矽或高k介電質，且在一些實施例中可包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉭(Ta2O5)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鍶鈦(SrTiO3)、或另一高k介電材料等。
包括諸如二氧化矽或低k介電質的介電區214、介電區216、介電區218、介電區220以及介電區222可在記憶胞200內的導電特徵之間提供電絕緣。另一介電區224及另一介電區226可在記憶胞200與半導體基底202之間及/或在記憶胞200與堆疊於記憶胞200之上或之下的額外記憶胞之間提供電絕緣。在一些實施例中，另一介電區224及另一介電區226可以是氮化物，諸如氮化矽或氮氧化矽，但在其他實施例中可以是另一介電材料，諸如二氧化矽、碳化矽氧化物或其他。
在一些實施例中，寫入字元線WWL 110自電容器的上部表面(例如，上部電容器板210的頂部表面)豎直且連續地延伸至寫入位元線WBL 108的底部表面或讀取字元線RWL 114的底部表面。在一些實施例中，讀取位元線RBL 116亦自第一電容性元 件的上部表面(例如，上部電容器板210的頂部)豎直且連續地延伸至寫入位元線WBL 108的底部表面或讀取字元線RWL 114的底部表面。
儘管圖2僅示出單個記憶胞200，將瞭解任何數目的此類記憶胞可「堆疊」在所示出的記憶胞上方、所示出的記憶胞的左側或右側或甚至在所示出的記憶胞與半導體基底202之間。現於圖3至圖8中示出且描繪此類記憶胞可如何配置的一些非限制性實例。
圖3描繪包含八個記憶胞的示意圖，所述八個記憶胞包含於記憶體陣列的部分中，且圖4描繪與圖3的示意圖一致的八個記憶胞的橫截面圖。現在第一記憶胞(例如，第一記憶胞200-1-1)、第二記憶胞(例如，第二記憶胞200-1-2)、第三記憶胞(例如，第三記憶胞200-0-1)以及第四記憶胞(例如，第四記憶胞200-2-1)的上下文中同時描述圖3至圖4，但將瞭解，一般而言，「第一」、「第二」、「第三」、「第四」及類似者僅為一般識別符且此等識別符可一般用於描述圖3的記憶胞中的任一者，且/或各種識別符可在其他實施例中轉置或互換。圖3中的記憶胞中的每一者可對應於關於圖1所描述的示意圖及功能性，且可對應於關於圖2所描述的橫截面。
圖3至圖4中，第一記憶胞200-1-1包括第一寫入電晶體102-1-1，其包括：第一寫入閘極WWL1 110-1、第一寫入源極WBL1A-1以及第一寫入汲極230-1-1，且第一讀取電晶體104-1-1包括第一讀取閘極RWL1-1、第一讀取源極WBL1A-1、第一讀取汲極RBL1 116-1以及將第一讀取源極與第一讀取汲極分隔開的第 一本體區204-1-1。第一讀取源極WBL1A-1與第一寫入源極WBL1A-1是同一節點。第一電容器106-1-1具有耦接至第一寫入汲極230-1-1的第一上部電容器板210-1-1及對應於第一讀取電晶體104-1-1的第一本體區204-1-1的第一下部電容器板。
第二記憶胞200-1-2安置於第一記憶胞200-1-1上方。第一寫入字元線WWL1沿著第一記憶胞200-1-1及第二記憶胞200-1-2邊延伸。第二記憶胞200-1-2包括第二寫入電晶體102-1-2，其包括對應於第一寫入閘極WWL1 110-1的第二寫入閘極、第二寫入源極WBL1A-2以及第二寫入汲極230-1-2；且第二讀取電晶體104-1-2包括：第二讀取閘極RWL1-2、第二讀取源極WBL1A-2、第二讀取汲極RBL1 116-1以及將第二讀取源極與第二讀取汲極分隔開的第二本體區204-1-2。第二讀取源極WBL1A-2與第二寫入源極WBL1A-2是同一節點。第二電容器106-1-2具有耦接至第二寫入汲極230-1-2的第二上部電容器板210-1-2及對應於第二讀取電晶體的第二本體區204-1-2的第二下部電容器板。第二寫入位元線WBL1A-2安置於第一電容性元件的上部表面與第二本體區204-1-2的下部表面之間，且安置於第一寫入字元線WWL1與第一讀取位元線RBL1之間。第二讀取字元線RWL1-2安置於第一電容性元件的上部表面與第二本體區204-1-2的下部表面之間，且安置於第一寫入字元線WWL1與第一讀取位元線RBL1之間。第二讀取字元線RWL1-2藉由第二讀取字元線閘極介電質208與第二本體區204-1-2的下部表面分隔開。第二電容器106-1-2安置於第二本體區204-1-2的上部表面上方，且安置於第一寫入字元線WWL1與第一讀取位元線RBL1之間。第二電容器 經組態以選擇性地儲存對應於第二本體區204-1-2上的不同資料狀態的不同電荷位準。
第三記憶胞200-0-1沿著第一記憶胞200-1-1邊(例如，圖3至圖4中的第一記憶胞200-1-1的右側)安置。第三記憶胞200-0-1包含第三寫入電晶體102-0-1，其包括第三寫入閘極WWL0、第三寫入源極WBL0B-1以及第三寫入汲極230-0-1；及第三讀取電晶體104-0-1，其包括第三讀取閘極RWL0-1、第三讀取源極WBL0B-1、第三讀取汲極RBL1 116-1以及將第三讀取源極WBL0B-1與第三讀取汲極RBL1 116-1分隔開的第三本體區204-0-1。第三讀取源極WBL0B-1與第三寫入源極WBL0B-1是同一節點。第三電容器106-0-1具有耦接至第三寫入汲極230-0-1的第三上部電容器板210-0-1及對應於第三讀取電晶體的第三本體區204-0-1的第三下部電容器板。第一讀取位元線RBL1在第一記憶胞200-1-1與第三記憶胞200-0-1之間延伸。第一讀取位元線RBL1耦接至第一本體區204-1-1及第三本體區204-0-1。第一記憶胞200-1-1及第三記憶胞200-0-1是關於第一讀取位元線RBL1的彼此的鏡像。
第四記憶胞200-2-1沿著第一記憶胞200-1-1邊(例如，圖3至圖4中的第一記憶胞200-1-1的左側)安置。第四記憶胞200-2-1包括第四本體區204-2-1，其安置於半導體基底202的上部表面上方且安置至第一寫入字元線WWL1的與第一本體區204-1-1相對的一側；第二讀取位元線RBL2，其沿第四本體區204-2-1距第一本體區204-1-1最遠的一側延伸且耦接至第四本體區204-2-1。第四寫入位元線WBL1B-1安置於半導體基底202的 上部表面與第四本體區204-2-1的下部表面之間，且安置於第一寫入字元線WWL1與第二讀取位元線RBL2之間。第四讀取字元線RWL2-1安置於半導體基底202的上部表面與第四本體區204-2-1的下部表面之間，且安置於第一寫入字元線WWL1與第二讀取位元線RBL2之間。第四讀取字元線RWL2-1藉由第四讀取字元線閘極介電質208與第四本體區204-2-1的下部表面分隔開。第四電容器106-2-1安置於第四本體區的上部表面上方，且安置於第一寫入字元線WWL1與第二讀取位元線RBL2之間。第四電容器106-2-1經組態以選擇性地儲存對應於第四本體區204-2-1上的不同資料狀態的不同電荷位準，且包含第四上部電容器電極210-2-1及對應於第四本體區204-2-1的第四下部電容器電極。
圖5繪示包含以八個記憶胞中的兩個通道組織的十六個記憶胞的三維陣列的示意圖，其中每一通道含有以兩列四行佈置的八個記憶胞。圖6描繪與圖5的示意圖一致的八個記憶胞的通道的橫截面圖，且圖7至圖8描述圖5的三維陣列(以及其他通道中的額外記憶胞)的各種透視剖視圖，具有如圖6中所指示的剖視圖。如圖5至圖8中所繪示，在此等實施例中，寫入字元線(WWL)及讀取位元線(RBL)在記憶胞的堆疊之間豎直且交替地延伸。WWL耦接至相鄰寫入電晶體的閘極，且RBL耦接至相鄰讀取電晶體的汲極。讀取字元線(RWL)及寫入位元線(WBL)連續延伸至記憶胞的相鄰通道之間的頁面中，且如所繪示可操作地耦接。
現轉而參見圖9至圖29，可參見示出根據一些實施例的製造記憶體裝置的方法的一系列橫截面圖及對應透視圖。
在圖9中，許多層沈積於半導體基底202上方。所述層可包含堆疊在彼此上方的多個記憶體堆疊(例如，第一記憶體堆疊902a、第二記憶體堆疊902b......)，其中每一記憶體堆疊包含介電區(可為下部介電隔離層)224、介電區(可為氧化物層)222、閘極介電質208、本體區204、電容器介電層212、上部電容器板(又稱上部電容器金屬層)210以及介電區(可為上部介電隔離層)226(其可與介電區(可為下部介電隔離層)224合併或可與介電區(可為下部介電隔離層)224為同一者以用於較高的記憶體堆疊)。在一些實施例中，最底部記憶體堆疊(例如，第一記憶體堆疊902a)視情況藉由介電區226與半導體基底202分隔開，所述介電區226可為獨立層或可包含在後段製程(back-end-of-line；BEOL)內連線結構中，所述內連線結構包含多個介電層及水平佈線層以及耦接至半導體基底202中的半導體裝置的(例如，電晶體)的垂直通孔。介電壁904亦安置於結構中以在記憶體堆疊(在y方向上)的相鄰區之間提供隔離。
在圖10中，在最上部記憶體堆疊(例如，第二記憶體堆疊902b)上方圖案化諸如光罩的第一罩幕(未繪示)，且在第一罩幕在適當位置的情況下進行第一垂直蝕刻。因此，第一垂直蝕刻可以是濕式蝕刻或乾式蝕刻，可向下進行至半導體基底202。因此，在圖10中，形成圖案化記憶體堆疊結構的六個通道，且藉由RBL溝渠1002及WWL溝渠1004彼此分離，但將瞭解，一般而言，可形成任何數目的記憶體堆疊結構。每一圖案化記憶體堆疊結構可包含介電區(可為下部介電隔離層)224、介電區(可為氧化物層)222、閘極介電質208、本體區204、電容器介電層212、 上部電容器板(又稱上部電容器金屬層)210以及介電區(可為上部介電隔離層)226(其可與介電區(可為下部介電隔離層)224合併或可與介電區(可為下部介電隔離層)224為同一者以用於較高的記憶體堆疊)。儘管圖10中的結構示出垂直側壁，但第一垂直蝕刻亦可具有輕微引起傾斜的側壁的橫向分量，使得愈接近半導體基底202的結構愈寬，且距半導體基底202愈遠的結構愈窄(參見線1006)。本文所呈現的其他蝕刻亦是如此。
在圖11中，在第一罩幕仍在適當位置的情況下，例如進行諸如濕式蝕刻的第一橫向蝕刻，以移除每一記憶體堆疊結構中的上部電容器金屬區的最外部部分，且形成第一凹部1102。在一些實施例中，在TiN的情況下，第一橫向蝕刻可包括SC1(NH4OH及H2O2的混合物)、SC2(HCl及H2O2的混合物)以及/或SPM(H2SO4及H2O2的混合物)。因此，第一橫向蝕刻可選擇性地移除上部電容器金屬區的最外部部分，同時將堆疊的其他層實質上保留在適當位置。
在圖12中，介電質1200在記憶體堆疊區的上部表面上方，沿記憶體堆疊區的側壁，以及在記憶體堆疊區之間的半導體基底的經暴露上部表面上方形成。在一些實施例中，介電質1200完全填充RBL溝渠1002及WWL溝渠1004。在一些實施例中，介電質1200可包括二氧化矽，但在其他實施例中亦可為低k介電質。可在介電質1200形成之後執行化學機械平坦化製程，因此使介電質1200的上部表面與介電區(可為下部介電隔離層)224/介電區(可為上部介電隔離層)226的上部表面平坦。
在圖13中，在最上部記憶體堆疊上方圖案化諸如光罩的 第二罩幕(未繪示)進行，且在第二罩幕在適當位置的情況下進行濕式或乾式蝕刻，以藉由自彼等RBL溝渠移除介電質1200來重新打開RBL溝渠1002，同時保留填充有介電質1200的WWL溝渠。濕式蝕刻或乾式蝕刻可向下進行至半導體基底202。
在圖14中，進行第二橫向蝕刻以自重新打開的RBL溝渠移除每一記憶體堆疊結構中的介電區(可為氧化物層)222的最外部部分，由此在記憶體堆疊行的的外部邊緣中形成凹部1402。在一些實施例中，此第二橫向蝕刻為濕式蝕刻或乾式蝕刻且包括鹵素，諸如氟。
在圖15中，沈積導電材料1500以填充已重新打開的RBL溝渠且填充對應凹部(圖14的凹部1402)。在一些實施例中，導電材料1500由物理沈積製程形成，諸如濺鍍、電鍍、原子層沈積或物理氣相沈積。在一些實施例中，導電材料1500為金屬，且可包括釕或鎢，歸因於鎢的良好填充性質及填充較小間隙而不形成空隙的親和力。另外在圖15中，在已形成導電材料以填充已重新打開的RBL溝渠及對應凹部之後，執行垂直金屬蝕刻，以重新打開RBL溝渠，同時將導電材料1500保留在凹部中，如圖15中所繪示。
在圖16中，進行第三橫向蝕刻以自凹部移除導電材料1500的最外部部分，由此在RBL溝渠1002的外部邊緣中形成淺凹部1602。在一些實施例中，此第三橫向蝕刻為濕式蝕刻或乾式蝕刻且包括氟。
在圖17中，形成介電質以完全或部分填充圖16的重新打開的RBL溝渠1002及淺凹部1602。在一些實施例中，介電質 可包括二氧化矽，但在其他實施例中亦可為低k介電質。在形成介電質以填充已重新打開的RBL溝渠及淺凹部之後，執行垂直蝕刻以重新打開RBL溝渠1002及WWL溝渠1004，同時將介電質1700保留在淺凹部(圖17的淺凹部1602)中，且沿記憶體堆疊的其他側壁保留介電質1200。在一些實施例中，介電質1700及介電質1200可為彼此相同的組成物，但在其他實施例中可具有彼此不同的組成物。
在圖18中，沈積導電材料1800以填充已重新打開的RBL溝渠1002及已重新打開的WWL溝渠1004。因此，導電材料1800對應於讀取位元線(例如，圖1中讀取位元線116)。在一些實施例中，導電材料1800由物理沈積製程形成，諸如濺鍍、電鍍、原子層沈積或物理氣相沈積。在一些實施例中，導電材料1800為金屬，且可包括鎢，歸因於鎢的良好填充性質及填充較小間隙而不形成空隙的親和力。
在圖19中，在最上部記憶體堆疊上方圖案化諸如光罩的第三罩幕(未繪示)，且在第三罩幕在適當位置的情況下進行濕式或乾式蝕刻，以藉由自彼等WWL溝渠1004移除導電材料1800來重新打開WWL溝渠1004，同時將導電材料1800保留在RBL溝渠中。濕式蝕刻或乾式蝕刻可向下進行至半導體基底202。
在圖20中，進行第四橫向蝕刻以移除最接近WWL溝渠1004的介電區(可為氧化物層)222、閘極介電質208以及電容器介電層212的最外部部分，由此在WWL溝渠的外部邊緣中形成凹部2002。在一些實施例中，此第四橫向蝕刻為濕式蝕刻或乾式蝕刻且包括氟。在一些實施例中，第四蝕刻是包含蝕刻步驟及退 火步驟的兩個主要步驟的遠端電漿製程。在兩個主要步驟的蝕刻步驟期間，經由NH4F反應性物質與介電區(可為氧化物層)222的最外部部分的反應在晶圓上產生氟矽酸鹽。隨後，在兩個主要步驟的退火步驟期間，氟矽酸鹽昇華以使半導體基底202上方的介電區(可為氧化物層)222可與另一介電區224及另一介電區226(例如，氮化物)之間具有選擇性蝕刻。
在圖21中，沈積導電材料2100以填充已重新打開的WWL溝渠1004且填充圖20的對應凹部2002。在一些實施例中，導電材料2100由物理沈積製程形成，諸如濺鍍、電鍍、原子層沈積或物理氣相沈積。在一些實施例中，導電材料2100為金屬，且可包括鎢，歸因於鎢的較低電阻率，良好填充性質以及填充較小間隙而不形成空隙的親和力。取決於實施方案，導電材料2100可為與導電材料1800相同的組成物或不同的組成物。
在圖22中，形成第四罩幕(未繪示)，且在第四罩幕在適當位置的情況下，執行垂直蝕刻以重新打開WWL溝渠1004，同時沿最接近WWL溝渠1004的記憶體堆疊的側壁將導電材料2100的區保留在適當位置。第四罩幕覆蓋導電材料1800使得導電材料1800保留在RBL溝渠中。
在圖23中，進行第五橫向蝕刻以移除最接近WWL溝渠的導電材料2100的最外部部分，由此在WWL溝渠1004的外部邊緣中形成凹部2302。在一些實施例中，此第五橫向蝕刻為濕式蝕刻或乾式蝕刻且包括氟。
在圖24中，形成介電質以完全或部分填充已重新打開的WWL溝渠1004及對應凹部2302。在一些實施例中，介電質可包 括二氧化矽，但在其他實施例中亦可為低k介電質。在形成介電質以填充已重新打開的WWL溝渠1004及對應凹部之後，執行垂直蝕刻以重新打開WWL溝渠，同時將介電質2400保留在對應凹部中。
在圖25中，在結構上方形成高k材料2500。在一些實施例中，高k材料為覆蓋於WWL溝渠1004的底部表面及側壁表面且延伸至結構的上部表面上方的共形介電質。
在圖26中，例如使用諸如乾式蝕刻的垂直蝕刻回蝕高k材料以移除高k材料的橫向部分，同時保留WWL溝渠1004的側壁上的高k材料2602。
在圖27中，沈積導電材料2700以填充高k材料2602上方的已重新打開的WWL溝渠1004。在一些實施例中，導電材料2700由物理沈積製程形成，諸如濺鍍、電鍍、原子層沈積或物理氣相沈積。在一些實施例中，導電材料2700為金屬，且可包括鎢，歸因於鎢的良好填充性質及填充較小間隙而不形成空隙的親和力。可在導電材料2700形成之後執行化學機械平坦化製程，因此使導電材料2700的上部表面與介電區(可為下部介電隔離層)224/介電區(可為上部介電隔離層)226的上部表面平坦。
在圖28中，執行胞隔離製程以形成軸2802，以將各種記憶胞的寫入字元線WWL 110彼此隔離。因此，在圖28中，形成第五罩幕(未繪示)，且在第五罩幕在適當位置的情況下，如所繪示，執行蝕刻以形成將導電材料2700分段成單獨寫入字元線WWL 110的軸2802。
在圖29中形成柱狀介電區2900以完全或部分填充軸。 在一些實施例中，柱狀介電區2900可包括二氧化矽，但在其他實施例中亦可為低k介電質。在形成柱狀介電區之後，執行化學機械平坦化製程以平坦化結構的上部表面。
圖30示出根據一些實施例的形成記憶體裝置的方法3000。儘管將本文中所示出及/或所描述的此方法及其他方法示出為一系列動作或事件，但將瞭解，本揭露不限於所示出的次序或動作。因此，在一些實施例中，動作可以與所示出的次序不同的次序進行及/或可同時進行。另外，在一些實施例中，所示出的動作或事件可細分為多個動作或事件，所述動作或事件可在不同時間進行或與其他動作或子動作同時進行。在一些實施例中，可省略一些所示出的動作或事件，且可包含其他未示出的動作或事件。
在動作3002中，在半導體基底上方形成多個記憶體堆疊。每一記憶體堆疊包含下部介電隔離層、下部介電隔離上方的氧化物層、氧化層上方的閘極介電質、閘極介電質上方的本體層、本體層上方的電容器介電層、電容器介電層上方的上部電容器金屬層以及上部電容器金屬層上方的上部介電隔離層(其中上部介電隔離層可與下部介電隔離層合併或可為與下部介電隔離層相同的一者以用於較高的記憶體堆疊)。因此，動作3002的一些實施例對應於例如圖9。
在動作3004中，進行濕式或乾式蝕刻以形成藉由交替的RBL溝渠及WWL溝渠彼此分隔開的經圖案化記憶體堆疊結構的行。因此，動作3004的一些實施例對應於例如圖10。
在動作3006中，執行第一橫向蝕刻以移除每一記憶體堆疊結構中的上部電容器金屬層的最外部部分，由此在經圖案化記 憶體堆疊結構的側壁中形成凹部。因此，動作3006的一些實施例對應於例如圖11。
在動作3008中，記憶體堆疊結構的經圖案化行之間的RBL溝渠及WWL溝渠填充有介電材料。因此，動作3008的一些實施例對應於例如圖12。
在動作3010中，重新打開RBL溝渠，同時將介電材料保留在WWL溝渠中。因此，動作3010的一些實施例對應於例如圖13。
在動作3012中，執行第二橫向蝕刻以移除記憶體堆疊的氧化層的最外部部分，由此在記憶體堆疊行的外部邊緣中形成凹部。因此，動作3012的一些實施例對應於例如圖14。
在動作3014中，鄰近於RBL溝渠形成導電讀取字元線(RWL)，且藉由介電材料與RBL溝渠分隔開。因此，動作3014的一些實施例對應於例如圖15至圖17。
在動作3016中，形成導電材料以在RBL溝渠中建立導電讀取位元線(RBL)，且在WWL溝渠中建立犧牲寫入字元線(WWL)。因此，動作3016的一些實施例對應於例如圖18。
在動作3018中，重新打開WWL溝渠，同時RBL保留在RBL溝渠中。因此，動作3018的一些實施例對應於例如圖19。
在動作3020中，執行第三橫向蝕刻以移除記憶體堆疊的電容器介電區、閘極介電區以及氧化物區的最外部部分，由此在記憶體堆疊行的外部邊緣中形成凹部。因此，動作3020的一些實施例對應於例如圖20。
在動作3022中，鄰近於WWL溝渠形成導電寫入位元線 (WBL)，且藉由介電材料與WWL溝渠分隔開。因此，動作3022的一些實施例對應於例如圖21至圖24。
在動作3024中，高k閘極介電質在記憶體堆疊區的上部表面上方，沿記憶體堆疊區的側壁以及在記憶體堆疊區之間的半導體基底的經暴露上部表面上方形成。因此，動作3024的一些實施例對應於例如圖25。
在動作3026中，回蝕高k閘極介電質，且在WWL溝渠中形成導電材料。因此，動作3026的一些實施例對應於例如圖26至圖27。
在動作3028中，執行胞隔離製程，以形成軸以將WWL溝渠中的導電材料分段以形成彼此隔離的WWL；且形成柱狀介電區以完全或部分填充軸。因此，動作3028的一些實施例對應於例如圖28至圖29。
因此，一些實施例是關於一種包含多個記憶胞的記憶體裝置。多個記憶胞的第一記憶胞包含第一寫入電晶體，所述第一寫入電晶體包含第一寫入閘極、第一寫入源極以及第一寫入汲極。第一讀取電晶體包含第一讀取閘極、第一讀取源極、第一讀取汲極以及將所述第一讀取源極與所述第一讀取汲極分隔開的第一本體區。所述第一讀取源極耦接至所述第一寫入源極。第一電容器具有耦接至所述第一寫入汲極的第一上部電容器板及耦接至所述第一讀取電晶體的所述第一本體區的第一下部電容器板。
在一些實施例中，所述的包括多個記憶胞的記憶體裝置，更包括：第一寫入字元線，耦接至所述第一寫入閘極；第一寫入位元線，耦接至所述第一寫入源極及所述第一讀取源極；寫 入偏壓電路，耦接至所述第一寫入字元線及所述第一寫入位元線，所述寫入偏壓電路經組態以設定儲存於所述第一電容器上的電荷量，其中經儲存的所述電荷量設定所述第一讀取電晶體的電壓臨限值以對應於至少兩個預定資料狀態中的一者。
在一些實施例中，所述的包括多個記憶胞的記憶體裝置，更包括：第一讀取字元線，耦接至所述第一讀取閘極；第一讀取位元線，耦接至所述第一讀取汲極；讀取偏壓電路，耦接至所述第一讀取汲極，所述讀取偏壓電路經組態以藉由判定由儲存於所述第一電容器上的所述電荷量設定的所述電壓臨限值是否大於或少於預定電壓臨限值來判定儲存於所述第一記憶胞中的資料狀態。
在一些實施例中，所述的包括多個記憶胞的記憶體裝置，其中所述第一寫入字元線及所述第一讀取位元線自其上安置有所述多個記憶胞的半導體基底的上部表面彼此平行地向上延伸，且其中所述第一寫入字元線及所述第一讀取位元線相對於彼此配置於所述第一記憶胞的相對側上。
在一些實施例中，所述多個記憶胞的第二記憶胞沿著所述第一記憶胞邊安置，且包括：第二寫入電晶體，包括第二寫入閘極、第二寫入源極以及第二寫入汲極；及第二讀取電晶體，包括第二讀取閘極、第二讀取源極、第二讀取汲極以及將所述第二讀取源極與所述第二讀取汲極分隔開的第二本體區，其中所述第二讀取源極耦接至所述第二寫入源極；第二電容器，具有耦接至所述第二寫入汲極的第二上部電容器板及耦接至所述第二讀取電晶體的所述第二本體區的第二下部電容器；以及第一寫入字元 線，在所述第一記憶胞與所述第二記憶胞之間延伸，所述第一寫入字元線耦接至所述第一寫入閘極及所述第二寫入閘極，且所述第一記憶胞及所述第二記憶胞是關於所述第一寫入字元線的彼此的鏡像。
在一些實施例中，所述多個記憶胞的第二記憶胞，其安置於所述第一記憶胞上方，且包括：第二寫入電晶體，包括第二寫入閘極、第二寫入源極以及第二寫入汲極；及第二讀取電晶體，包括第二讀取閘極、第二讀取源極、第二讀取汲極以及將所述第二讀取源極與所述第二讀取汲極分隔開的第二本體區，其中所述第二讀取源極耦接至所述第二寫入源極；第二電容器，具有耦接至所述第二寫入汲極的第二上部電容器板及耦接至所述第二讀取電晶體的所述第二本體區的第二下部電容器；以及第一寫入字元線，沿著所述第一記憶胞及所述第二記憶胞邊延伸，所述第一寫入字元線耦接至所述第一寫入閘極及所述第二寫入閘極。
一些實施例是關於一種安置在半導體基底上的半導體記憶體結構。第一本體區安置於所述半導體基底的上部表面上方，且第一寫入字元線沿所述第一本體區的第一側延伸。寫入字元線藉由第一寫入字元線閘極介電質與所述第一本體區的所述第一側分隔開。第一讀取位元線沿與所述第一側相對的所述第一本體區的第二側延伸，且耦接至所述第一本體區。第一寫入位元線安置於所述半導體基底的所述上部表面與所述第一本體區的下部表面之間，且安置於所述第一寫入字元線與所述第一讀取位元線之間。第一讀取字元線安置於所述半導體基底的所述上部表面與所述第一本體區的所述下部表面之間，且安置於所述第一寫入位元 線與所述第一讀取位元線之間。所述第一讀取字元線藉由第一讀取字元線閘極介電質與所述第一本體區的所述下部表面分隔開；且第一電容性元件安置於所述第一本體區的上部表面上方，且安置於所述第一寫入字元線與所述第一讀取位元線之間。第一電容性元件經組態以選擇性地儲存對應於所述第一本體區上的不同資料狀態的不同電荷位準。
在一些實施例中，所述的半導體記憶體結構，其中所述第一寫入字元線自所述第一電容性元件的上部表面豎直且連續地延伸至與所述第一寫入位元線的底部表面齊平或與所述第一讀取字元線的底部表面齊平的位置。
在一些實施例中，所述的半導體記憶體結構，更包括：第二本體區，安置於所述第一電容性元件的上部表面上方；其中所述第一寫入字元線沿所述第二本體區的第一側延伸，所述第一寫入字元線藉由所述第一寫入字元線閘極介電質與所述第二本體區的所述第一側分隔開；且其中所述第一讀取位元線沿與所述第二本體區的所述第一側相對的所述第二本體區的第二側延伸，且耦接至所述第二本體區。
在一些實施例中，所述的半導體記憶體結構，更包括：第二寫入位元線，安置於所述第一電容性元件的所述上部表面與所述第二本體區的下部表面之間，且安置於所述第一寫入字元線與所述第一讀取位元線之間；第二讀取字元線，安置於所述第一電容性元件的所述上部表面與所述第二本體區的所述下部表面之間，且安置於所述第一寫入位元線與所述第一讀取位元線之間，所述第二讀取字元線藉由第二讀取字元線閘極介電質與所述第二 本體區的所述下部表面分隔開；第二電容性元件，安置於所述第二本體區的上部表面上方，且安置於所述第一寫入字元線與所述第一讀取位元線之間，所述第二電容性元件經組態以選擇性地儲存對應於所述第二本體區上的不同資料狀態的不同電荷位準。
在一些實施例中，所述的半導體記憶體結構，更包括：第三本體區，安置於所述半導體基底的所述上部表面上方且安置至所述第一讀取位元線的第二側，其中所述第一讀取位元線耦接至所述第三本體區的第一側且將所述第一本體區與所述第三本體區分隔開；第二寫入字元線，沿與所述第三本體區的所述第一側相對的所述第三本體區的第二側延伸，所述第二寫入字元線藉由第二寫入字元線閘極介電質與所述第三本體區的所述第二側分隔開。
在一些實施例中，所述的半導體記憶體結構，更包括：第三寫入位元線，安置於所述半導體基底的所述上部表面與所述第三本體區的下部表面之間，且安置於所述第一讀取位元線與所述第二寫入字元線之間；第三讀取字元線，安置於所述半導體基底的所述上部表面與所述第三本體區的所述下部表面之間，且安置於所述第一讀取位元線與所述第三寫入位元線之間，所述第三讀取字元線藉由第三讀取字元線閘極介電質與所述第三本體區的所述下部表面分隔開；以及第三電容性元件，安置於所述第三本體區的上部表面上方，且安置於所述第一讀取位元線與所述第二寫入字元線之間，所述第三電容性元件經組態以選擇性地儲存對應於所述第三本體區上的不同資料狀態的不同電荷位準。
在一些實施例中，所述的半導體記憶體結構，更包括： 第四本體區，安置於所述半導體基底的所述上部表面上方且安置至所述第一寫入字元線的與所述第一本體區相對的一側；第二讀取位元線，沿所述第四本體區距所述第一本體區最遠的一側延伸且耦接至所述第四本體區。
在一些實施例中，所述的半導體記憶體結構，更包括：第四寫入位元線，安置於所述半導體基底的所述上部表面與所述第四本體區的下部表面之間，且安置於所述第一寫入字元線與所述第二讀取位元線之間；第四讀取字元線，安置於所述半導體基底的所述上部表面與所述第四本體區的所述下部表面之間，且安置於所述第一寫入字元線與所述第二讀取位元線之間，所述第四讀取字元線藉由第四讀取字元線閘極介電質與所述第四本體區的所述下部表面分隔開；以及第四電容性元件，安置於所述第四本體區的上部表面上方，且安置於所述第一寫入字元線與所述第二讀取位元線之間，所述第四電容性元件經組態以選擇性地儲存對應於所述第四本體區上的不同資料狀態的不同電荷位準。
一些實施例是關於一種方法。在所述方法中，多個記憶體堆疊堆疊在彼此上方且堆疊在半導體基底上方。執行蝕刻以將記憶體堆疊圖案化為記憶體堆疊結構的多個行，其中讀取位元線(RBL)溝渠及寫入字元線(WWL)溝渠在記憶體堆疊結構的多個行的所述行的相對側上，以使記憶體堆疊結構的所述多個行彼此分隔開。執行第一橫向蝕刻以自每一記憶體堆疊結構移除最外部導電區，由此在每一記憶體堆疊結構的側壁中形成第一凹部。所述RBL溝渠、所述WWL溝渠以及所述第一凹部充填有介電材料。重新打開RBL溝渠，同時保留填充有介電材料的所述WWL溝渠。
在一些實施例中，所述方法更包括：在所述讀取位元線溝渠重新打開的情況下，執行第二橫向蝕刻以自每一記憶體堆疊結構移除最外部氧化區，由此在每一記憶體堆疊結構的側壁中形成第二凹部；及形成鄰近於所述讀取位元線溝渠的導電讀取字元線且重新打開所述寫入字元線溝渠，其中所述導電讀取字元線藉由介電材料與所述讀取位元線溝渠分隔開。
在一些實施例中，所述方法更包括：用導電材料填充所述已重新打開的讀取位元線溝渠及已重新打開的寫入字元線溝渠，以在所述讀取位元線溝渠中建立導電讀取位元線，且在所述寫入字元線溝渠中建立犧牲寫入字元線。
在一些實施例中，所述方法更包括：重新打開所述寫入字元線溝渠同時讀取位元線保留在所述讀取位元線溝渠中；執行第三橫向蝕刻以移除所述記憶體堆疊的最外部部分，由此在最接近所述已重新打開的寫入字元線溝渠的所述記憶體堆疊行的外部邊緣中形成第三凹部；以及形成鄰近於所述寫入字元線溝渠且藉由介電材料與所述寫入字元線溝渠分隔開的導電寫入位元線。
在一些實施例中，所述方法更包括：在所述記憶體堆疊區的上部表面上方，沿所述記憶體堆疊結構的側壁，以及在所述記憶體堆疊結構之間的所述半導體基底的經暴露上部表面上方形成高k閘極介電質；以及形成導電字元線材料以填充所述寫入字元線溝渠，從而建立寫入字元線。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引 入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:記憶胞
102:寫入電晶體
104:讀取電晶體
106:電容器
108:寫入位元線
110:寫入字元線
112:寫入偏壓電路
114:讀取字元線
116:讀取位元線
118:讀取電路
B1:寫入本體區
B2:讀取本體區
C1:上部電容器板
C2:下部電容器板
Cox:電容器介電質
D1:寫入汲極
D2:讀取汲極
G1:寫入閘極
G2:讀取閘極
S1:寫入源極
S2:讀取源極

Claims (8)

  1. 一種包括多個記憶胞的記憶體裝置，其中所述多個記憶胞的第一記憶胞包括：第一寫入電晶體，包括第一寫入閘極、第一寫入源極以及第一寫入汲極；第一讀取電晶體，包括第一讀取閘極、第一讀取源極、第一讀取汲極以及將所述第一讀取源極與所述第一讀取汲極分隔開的第一本體區，其中所述第一讀取源極耦接至所述第一寫入源極；以及第一電容器，具有耦接至所述第一寫入汲極的第一上部電容器板及耦接至所述第一讀取電晶體的所述第一本體區的第一下部電容器板。
  2. 如請求項1所述的包括多個記憶胞的記憶體裝置，更包括：第一寫入字元線，耦接至所述第一寫入閘極；第一寫入位元線，耦接至所述第一寫入源極及所述第一讀取源極；寫入偏壓電路，耦接至所述第一寫入字元線及所述第一寫入位元線，所述寫入偏壓電路經組態以設定儲存於所述第一電容器上的電荷量，其中經儲存的所述電荷量設定所述第一讀取電晶體的電壓臨限值以對應於至少兩個預定資料狀態中的一者。
  3. 如請求項2所述的包括多個記憶胞的記憶體裝置，更包括：第一讀取字元線，耦接至所述第一讀取閘極； 第一讀取位元線，耦接至所述第一讀取汲極；讀取偏壓電路，耦接至所述第一讀取汲極，所述讀取偏壓電路經組態，以藉由判定由儲存於所述第一電容器上的所述電荷量設定的所述電壓臨限值是否大於或少於預定電壓臨限值，來判定儲存於所述第一記憶胞中的資料狀態。
  4. 如請求項1所述的包括多個記憶胞的記憶體裝置，其中所述多個記憶胞的第二記憶胞沿著所述第一記憶胞邊安置，且包括：第二寫入電晶體，包括第二寫入閘極、第二寫入源極以及第二寫入汲極；及第二讀取電晶體，包括第二讀取閘極、第二讀取源極、第二讀取汲極以及將所述第二讀取源極與所述第二讀取汲極分隔開的第二本體區，其中所述第二讀取源極耦接至所述第二寫入源極；第二電容器，具有耦接至所述第二寫入汲極的第二上部電容器板及耦接至所述第二讀取電晶體的所述第二本體區的第二下部電容器；以及第一寫入字元線，在所述第一記憶胞與所述第二記憶胞之間延伸，所述第一寫入字元線耦接至所述第一寫入閘極及所述第二寫入閘極，且所述第一記憶胞及所述第二記憶胞是關於所述第一寫入字元線的彼此的鏡像。
  5. 如請求項1所述的包括多個記憶胞的記憶體裝置，其中所述多個記憶胞的第二記憶胞安置於所述第一記憶胞上方，且包括：第二寫入電晶體，包括第二寫入閘極、第二寫入源極以及第 二寫入汲極；及第二讀取電晶體，包括第二讀取閘極、第二讀取源極、第二讀取汲極以及將所述第二讀取源極與所述第二讀取汲極分隔開的第二本體區，其中所述第二讀取源極耦接至所述第二寫入源極；第二電容器，具有耦接至所述第二寫入汲極的第二上部電容器板及耦接至所述第二讀取電晶體的所述第二本體區的第二下部電容器；以及第一寫入字元線，沿著所述第一記憶胞及所述第二記憶胞邊延伸，所述第一寫入字元線耦接至所述第一寫入閘極及所述第二寫入閘極。
  6. 一種半導體記憶體結構，包括：半導體基底；第一本體區，安置於所述半導體基底的上部表面上方；第一寫入字元線，沿所述第一本體區的第一側延伸，所述第一寫入字元線藉由第一寫入字元線閘極介電質與所述第一本體區的所述第一側分隔開；第一讀取位元線，沿與所述第一側相對的所述第一本體區的第二側延伸，且耦接至所述第一本體區；第一寫入位元線，安置於所述半導體基底的所述上部表面與所述第一本體區的下部表面之間，且安置於所述第一寫入字元線與所述第一讀取位元線之間；第一讀取字元線，安置於所述半導體基底的所述上部表面與所述第一本體區的所述下部表面之間，且安置於所述第一寫入位元線與所述第一讀取位元線之間，所述第一讀取字元線藉由第一 讀取字元線閘極介電質與所述第一本體區的所述下部表面分隔開；以及第一電容性元件，安置於所述第一本體區的上部表面上方，且安置於所述第一寫入字元線與所述第一讀取位元線之間，所述第一電容性元件經組態以選擇性地儲存對應於所述第一本體區上的不同資料狀態的不同電荷位準。
  7. 如請求項6所述的半導體記憶體結構，其中所述第一寫入字元線自所述第一電容性元件的上部表面豎直且連續地延伸至與所述第一寫入位元線的底部表面齊平或與所述第一讀取字元線的底部表面齊平的位置。
  8. 如請求項6所述的半導體記憶體結構，更包括：第二本體區，安置於所述第一電容性元件的上部表面上方；其中所述第一寫入字元線沿所述第二本體區的第一側延伸，所述第一寫入字元線藉由所述第一寫入字元線閘極介電質與所述第二本體區的所述第一側分隔開；且其中所述第一讀取位元線沿與所述第二本體區的所述第一側相對的所述第二本體區的第二側延伸，且耦接至所述第二本體區。
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