KR101948707B1 - 반도체 기억 장치 - Google Patents

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토시히코 사이토
야스유키 타카하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 비용을 증대시키지 않고도, 기입에 고전압을 필요로 하지 않고, 불량이 발생하기 어렵고, 기입 시간이 짧고, 데이터의 다시쓰기를 할 수 없는 반도체 기억 장치를 제공한다.
다이오드 접속한 제 1 트랜지스터와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자에 게이트가 접속하는 제 2 트랜지스터와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자 및 제 2 트랜지스터의 게이트에 접속하는 용량 소자를 가지는 메모리 소자를 포함하는 반도체 기억 장치이다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치 및 그 제작 방법에 관한 것이다.
근년, 컴퓨터 등 다양한 전자기기의 대부분은, 다양한 데이터를 이용함으로써 소망의 동작을 시키고 있다. 이러한 데이터는, 예를 들면 반도체 기억 장치(메모리라고도 함) 등에 보유함으로써, 일시적 또는 영구적으로 이용할 수 있다.
반도체 기억 장치란, 넓은 의미로는 하드 디스크나, 플렉시블 디스크(flexible disk) 등의 외부 기억 장치(보조 기억 장치)도 포함하지만, CPU(중앙 처리 장치) 등의 반도체 기억 장치를 의미하는 경우가 대부분이다.
반도체 기억 장치는, 휘발성 메모리 및 불휘발성 메모리로 분류할 수 있다. 휘발성 메모리는, 전원을 끄면 데이터가 손실되는 반도체 기억 장치이다. 또한, 불휘발성 메모리는 전원을 끈 후에도 데이터를 계속하여 보유하는 반도체 기억 장치이며, 데이터를 기입한 후에 그 데이터를 반영구적으로 보유할 수 있다.
휘발성 메모리는 데이터가 손실될 가능성이 있지만, 액세스 시간이 짧다는 이점을 가진다. 또한, 불휘발성 메모리는 데이터를 보유할 수 있지만, 소비 전력이 높다는 약점을 가진다. 이와 같이 반도체 기억 장치에는, 각각에 특징이 있어, 각 반도체 기억 장치는 취급하는 데이터의 종류 또는 용도에 따라 나누어 사용할 수 있다.
불휘발성 메모리 중에서도, 기입할 수 없는 ROM(Read Only Memory)나 복수회 기입, 소거가 가능한 플래시 메모리, EEPROM(Electronically Erasable and Programmable Read Only Memory) 등 다양한 종류가 있지만, 그 중에서 1회만 기입할 수 있는 라이트 원스 메모리(write-once memory)는, 데이터의 조작을 하기 어렵고 보안면에서도 바람직하다.
라이트 원스 메모리의 예로서, 아몰퍼스(amorphous) 실리콘을 이용한 소자의 양단에 전압을 가하고, 전극을 실리사이드화하여 쇼트시키는 안티 퓨즈 타입(anti-fuse type)의 메모리가 있다. 또한, 플래시 메모리, EEPROM 등의 다시쓰기 가능한 메모리를 이용하면서, 소거를 행하지 않는 메모리 영역을 형성함으로써, 논리적으로 라이트 원스 메모리로서 이용하는 경우도 있다(특허문헌 1 참조).
일본국 특개평 7－297293호 공보
그러나, 종래의 라이트 원스 메모리에서는, 고전압의 기입이 필요하다는 문제가 있다. 라이트 원스 메모리에서는, 메모리 소자에 항구적인 변화를 주기 위해, 판독 동작에 이용하는 전압보다 큰 전압을 인가할 필요가 있다. 예를 들면, 기입시에, 실리사이드를 메모리 소자로서 이용하는 실리사이드형의 라이트 원스 메모리라면 6∼8 V의 전압이 필요하고, 플래시 메모리 또는 EEPROM을 라이트 원스 메모리로서 이용하는 경우는 15∼18 V의 전압이 필요하다. 이러한 고전위를 생성하기 위해서는 승압 회로가 필요하기 때문에, 기입시의 소비 전력이 증가하게 된다. 또한, 메모리 소자에 고전압을 인가하기 위해서는, 기입시에, 디코더 등의 주변 회로에도 고전위 전압을 인가할 필요가 있다. 이 결과, 주변 회로가 고전압에 견딜 수 있도록 내압을 높이기 위해, 채널 길이의 증대나 LDD 영역의 형성 등을 해야 하고, 제작 공정수의 증가 및 고집적화에 방해가 된다.
또한, 실리사이드형의 라이트 원스 메모리는 기입 전압의 부족 등에 의해, 고저항의 세미 쇼트 회로 상태(판독 동작에서, 후술하는 데이터 1로서 인식되지 않을 정도로 저항이 높은 상태)가 되는 경우가 있다. 고저항의 쇼트 상태가 된 소자는 실질적으로는 불량 소자가 된다.
또한, 실리사이드형의 라이트 원스 메모리는 복수의 메모리 셀에 동시에 기입할 수 없고, 단시간에 많은 메모리 소자에 기입하는 것은 곤란하다. 또한, 플래시 메모리 또는 EEPROM의 경우는, 동시에 복수의 메모리 셀에 기입이 가능하지는 않지만, 기입 시간이 100μs 정도이며, 기입 시간이 길다.
논리 회로의 동작에서 라이트 원스 메모리로 하는 것이 가능한 플래시 메모리 또는 EEPROM은 논리 회로의 오작동에 의해, 라이트 원스 메모리에 기입되어 있던 데이터가 다시쓰여질 우려가 있다. 특히, 반도체 기억 장치 내에 다시쓰기 가능한 메모리 및 라이트 원스 메모리를 동일 구조의 메모리 셀로 제작하는 경우에, 이 문제는 일어나기 쉽다. 또한, 악의가 있는 유저의 조작에 의해 논리 회로를 오작동시켜, 라이트 원스 메모리의 데이터가 조작될 우려가 있다.
이상을 감안하여, 본 발명의 일 형태는, 비용을 증대시키지 않고도, 기입에 고전압을 필요로 하지 않고, 불량이 발생하기 어렵고, 기입 시간이 짧고, 데이터의 다시쓰기를 할 수 없는 반도체 기억 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 다이오드 접속한 제 1 트랜지스터와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자에 게이트가 접속하는 제 2 트랜지스터를 가지는 메모리 소자를 포함하는 반도체 기억 장치이다. 또한, 제 2 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자로 기생 용량을 형성한다.
또한, 본 발명의 일 형태는, 다이오드 접속한 제 1 트랜지스터와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자에 게이트가 접속하는 제 2 트랜지스터와, 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자 및 제 2 트랜지스터의 게이트에 접속하는 용량 소자를 가지는 메모리 소자를 포함하는 반도체 기억 장치이다.
제 2 트랜지스터의 온 상태일 때, 즉 스레숄드 전압보다 높은 전압이 게이트에 인가되어 있는 경우에 데이터의 기입 상태로 하고, 오프 상태일 때, 즉 스레숄드 전압보다 낮은 전압이 게이트에 인가되어 있는 경우에, 데이터의 비기입 상태로 한다. 다이오드 접속한 제 1 트랜지스터의 소스 전극 및 드레인 전극의 한쪽의 단자는 애노드로서 기능한다. 또한, 다이오드 접속한 제 1 트랜지스터의 채널 영역을 산화물 반도체를 이용하여 형성함으로써, 1×10－19 A/μm 이하, 또한 1×10－20 A/μm 이하로 오프 전류를 저감할 수 있다. 따라서, 데이터의 기입에 의해 상승한 제 2 트랜지스터의 게이트의 전위, 또는 데이터의 기입에 의해 상승한 제 2 트랜지스터의 게이트 및 용량 소자의 전위가, 다이오드 접속한 제 1 트랜지스터로부터 리크하기 어렵고, 제 2 트랜지스터의 게이트의 전위를 보유할 수 있다. 즉, 한 번 기입한 데이터를 보유할 수 있다.
따라서, 기입 전압을 제 2 트랜지스터를 온할 수 있을 정도의 전압, 즉, 제 2 트랜지스터의 스레숄드 전압 이상으로 설정하는 것이 가능하고, 기입 전압을 저감하는 것이 가능하다. 또한, 기입 전압용의 승압 회로를 형성하지 않아도 좋고, 기입시의 소비 전력을 저감하는 것이 가능함과 동시에, 내압을 높이기 위한 채널 길이의 증대나, LDD 영역 형성이 불필요하게 되어, 메모리 소자의 축소화가 가능하고, 고집적화가 가능하다.
또한, 실리사이드형의 라이트 원스 메모리와 달리, 메모리 소자를 트랜지스터를 이용하여 형성할 수 있기 때문에, 기입 불량을 저감할 수 있다.
또한, 본 발명의 일 형태의 반도체 기억 장치에 있어서, 기입 시간은 다이오드 접속한 제 1 트랜지스터의 온 전류 및 용량 소자의 용량으로 정해지고, 제 1 트랜지스터의 온 전류를 10－6 A, 용량 소자의 용량을 1 pF로 해도, 1μs 정도로 기입이 종료된다. 또한, 복수의 메모리 소자에 동시에 기입을 행하는 것도 가능하다. 따라서, 기입 시간은 큰폭으로 단축된다.
또한, 본 발명의 일 형태의 반도체 기억 장치에 포함되는 메모리 셀은 라이트 원스 메모리이기 때문에, 논리 회로의 오동작에 의한 데이터의 다시쓰기는 일어나지 않는다. 또한, 라이트 원스 메모리의 메모리 소자의 배선의 레이아웃의 변경만으로, 다시쓰기 가능한 메모리도 형성할 수 있기 때문에, 다시쓰기 가능한 메모리 및 라이트 원스 메모리가 혼재된 반도체 기억 장치도 제작하는 것이 가능하다. 이러한 것으로부터, 반도체 기억 장치의 데이터 보유의 안전성을 높일 수 있다.
기입에 고전압을 필요로 하지 않고, 불량이 발생하기 어렵고, 기입 시간이 짧고, 데이터 다시쓰기를 할 수 없는 반도체 기억 장치를, 비용을 증대시키지 않고 제작할 수 있다.
도 1은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 2는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 3은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 4는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 5는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 6은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 7은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 8은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 9는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 10은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 블럭도이다.
도 11은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 12는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 13은 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 등가 회로도이다.
도 14는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 상면도이다.
도 15는 본 발명의 일 형태에 관한 반도체 기억 장치를 설명한 단면도이다.
도 16은 본 발명의 일 형태에 관한 반도체 기억 장치의 제작 방법을 설명한 단면도이다.
도 17은 RFID 태그를 설명한 도면이다.
도 18은 RFID 태그를 설명한 도면이다.
도 19는 RFID 태그의 사용예를 설명한 도면이다.
도 20은 시뮬레이션에 이용한 등가 회로도 및 그 결과를 나타낸 도면이다.
도 21은 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면이다.
도 22는 산화물 반도체를 이용한 트랜지스터의 특성 평가용 회로도이다.
도 23은 산화물 반도체를 이용한 트랜지스터의 특성 평가용 타이밍 차트이다.
도 24는 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면이다.
도 25는 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면이다.
도 26은 산화물 반도체를 이용한 트랜지스터의 특성을 나타낸 도면이다.
이하, 본 발명의 실시형태에 대하여, 도면을 이용하여 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고, 그 양태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 도면을 이용하여 본 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면 간이라도 공통으로 이용한다.
또한, 각 실시형태의 도면 등에서 나타내는 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위해 과장하여 표기하는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3과 같은 서수를 이용한 용어는 구성 요소를 식별하기 위해서 편의상 붙인 것이고, 그 수를 한정하는 것은 아니다.
또한, 전압은, 어느 전위와 기준의 전위(예를 들면 그라운드 전위)와의 전위차를 나타내는 경우가 많다. 따라서, 전압, 전위, 전위차를 각각, 전위, 전압, 전압차라고 바꿔 말할 수 있다.
또한, 트랜지스터에서의 소스 전극과 드레인 전극은 모두 반도체층에 접속하는 것이고, 게이트 전극에 전압이 인가되었을 때에 소스 전극 및 드레인 전극의 사이의 전위차에 따라 전류를 흘리기 때문에, 소스 전극 및 드레인 전극은 동작에 따라 바뀌는 일이 있고, 장소에 따른 특정이 곤란한 케이스가 있다. 따라서, 트랜지스터의 구조를 설명하는 경우에, 소스 전극, 드레인 전극이라고 호칭한다. 또는, 소스 전극 및 드레인 전극의 한쪽, 다른 한쪽이라고 호칭한다. 또는, 제 1 전극, 제 2 전극이라고 호칭한다. 또한, 이러한 호칭의 방법에 따른 의미의 차이는 특별히 없다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태인 반도체 기억 장치의 구성에 대하여, 도면을 이용하여 설명한다. 또한, 본 실시형태에서는, 전자를 다수 캐리어로 하는 n형 트랜지스터(n 채널형 트랜지스터)를 이용하는 경우에 대하여 설명하지만, n형 트랜지스터 대신에, 정공을 다수 캐리어로 하는 p형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다.
도 1에 본 발명의 일 양태인 메모리 소자를 나타낸다. 도 1(A)에 나타낸 메모리 소자(101)는, 다이오드 접속한 트랜지스터(102), 트랜지스터(103), 및 용량 소자(104)를 가지고, 트랜지스터(103)의 게이트가 용량 소자(104) 및 트랜지스터(102)의 제 1 전극과 접속한다. 또한, 트랜지스터(102)의 제 2 전극 및 게이트가 접속한다. 여기서, 트랜지스터(103)의 게이트, 용량 소자(104)의 제 1 전극, 및 트랜지스터(102)의 제 1 전극의 접속 영역을 노드(A)라고 하고, 트랜지스터(102)의 제 2 전극 및 게이트의 접속 영역을 노드(B)라고 한다.
본 실시형태에 나타내는 메모리 소자는 다이오드 접속한 트랜지스터(102)의 제 1 전극을 애노드로서 기능시킨다. 또한, 다이오드 접속한 트랜지스터(102)의 채널 영역을 산화물 반도체로 형성하는 것을 특징으로 한다. 산화물 반도체를 채널 영역에 가지는 트랜지스터(102)는 오프 전류가 낮다. 또한, 트랜지스터(102)는 다이오드 접속되어 있고, 게이트 및 제 2 전극이 접속하고 있다. 따라서, 트랜지스터(102)가 온 상태일 때는, 노드(B)로부터 노드(A)에 전류가 흐르지만, 오프 상태일 때는 노드(A)로부터 노드(B)에 흐르는 전류가 매우 적다.
여기서, 메모리 소자(101)에서, 노드(A)의 전위가 낮은(즉, 트랜지스터(103)가 오프함) 상태를 데이터 0, 노드(A)의 전위가 높은(즉, 트랜지스터(103)가 온 함) 상태를 데이터 1이라고 한다.
다이오드 접속한 트랜지스터(102)를 온 상태로 하고, 용량 소자(104)에 트랜지스터(103)의 스레숄드 전압보다 높은 전압을 충전함으로서, 즉, 트랜지스터(103)가 온 상태가 되는 전압을 노드(A)에 인가함으로써, 메모리 소자(101)에 데이터 1을 기입할 수 있다.
한편, 데이터의 기입 종료 후, 트랜지스터(102)를 오프 상태로 하고, 트랜지스터(102)의 게이트 및 제 2 전극이 접속하는 노드(B)의 전위가 저감하더라도, 트랜지스터(102)는 오프 전류가 매우 낮고, 또한 다이오드 접속되어 있기 때문에, 트랜지스터(102)의 제 1 전극으로부터 제 2 전극으로는 전류가 흐르기 어렵다. 따라서, 노드(A)에 충전된 전압이 저감하지 않고, 노드(A)의 전압을 장기간 보유할 수 있다. 이 결과, 기입된 정보(데이터 1)는 다시쓸 수 없고, 메모리 소자(101)를 실질적으로 라이트 원스 메모리로서 동작시킬 수 있다. 또한, 용량 소자(104)의 용량은 필요로 하는 데이터의 보유 시간에 따라 적절히 설계한다.
또한, 트랜지스터(103)의 제 1 전극 또는 제 2 전극과 다이오드 접속한 트랜지스터(102)의 제 1 전극에 있어서, 기생 용량이 형성되는 경우에는, 굳이 용량 소자(104)를 형성할 필요는 없다. 이 경우의 메모리 소자, 도 1(B)에 나타낸 바와 같이, 다이오드 접속한 트랜지스터(102) 및 트랜지스터(103)를 가지고, 트랜지스터(103)의 게이트가 트랜지스터(102)의 제 1 전극과 접속한다. 또한, 트랜지스터(102)의 제 2 전극 및 게이트가 접속한다.
다음에, 도 1(A)의 메모리 소자를 가지는 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이의 형태를 도 2 및 도 3에 나타낸다.
도 2(A)는 NOR형의 메모리 셀 어레이의 일 형태를 나타낸 도면이다.
메모리 셀(110)은 메모리 소자(111)와 게이트가 기입용 워드선(WL1)에 접속하고, 제 1 전극이 메모리 소자(111)에 접속하고, 제 2 전극이 기입용 비트선(BL1)에 접속하는 트랜지스터(115), 및 게이트가 판독용 워드선(WL2)에 접속하고, 제 1 전극이 판독용 비트선(BL2)에 접속하고, 제 2 전극이 메모리 소자(111)에 접속하는 트랜지스터(116)를 가진다. 트랜지스터(115)는 기입용의 선택 트랜지스터로서 기능하고, 트랜지스터(116)는 판독용의 선택 트랜지스터로서 기능한다.
메모리 소자(111)는 다이오드 접속한 트랜지스터(112), 트랜지스터(113), 및 용량 소자(114)를 가진다. 트랜지스터(112)의 제 2 전극은 게이트와 접속함과 동시에, 트랜지스터(115)의 제 1 전극에 접속한다. 트랜지스터(113)의 게이트는 용량 소자(114)의 제 1 전극 및 트랜지스터(112)의 제 1 전극에 접속한다. 또한, 트랜지스터(113)의 제 1 전극은 트랜지스터(116)의 제 2 전극에 접속하고, 트랜지스터(113)의 제 2 전극은 고정 전위이다. 용량 소자(114)의 제 2 전극은 고정 전위이다.
도 2(B)는 도 2(A)와는 다른 NOR형의 메모리 셀 어레이의 일 형태를 나타낸 도면이다.
메모리 셀(130)은 메모리 소자(131)와, 게이트가 기입용 워드선(WL1)에 접속하고, 제 1 전극이 메모리 소자(131)에 접속하고, 제 2 전극이 기입용 비트선(BL1)에 접속하는 트랜지스터(135)를 가진다. 트랜지스터(135)는 기입용의 선택 트랜지스터로서 기능한다.
메모리 소자(131)는 다이오드 접속한 트랜지스터(132), 트랜지스터(133), 및 용량 소자(134)를 가진다. 트랜지스터(132)의 제 2 전극은 게이트와 접속함과 동시에, 트랜지스터(135)의 제 1 전극에 접속한다. 트랜지스터(133)의 게이트는 용량 소자(134)의 제 1 전극 및 트랜지스터(132)의 제 1 전극에 접속한다. 또한, 트랜지스터(133)의 제 1 전극은 판독용의 비트선(BL2)에 접속하고, 제 2 전극은 고정 전위이다. 용량 소자(134)의 제 2 전극은 판독용 워드선(WL2)에 접속한다.
도 3은 NAND형의 메모리 셀 어레이의 일 형태를 나타낸 도면이다.
메모리 셀(120)은 메모리 소자(121)와, 게이트가 기입용 워드선(WL)에 접속하고, 제 1 전극이 메모리 소자(121)에 접속하고, 제 2 전극이 기입용 비트선(BL)에 접속하는 트랜지스터(125)를 가진다. 트랜지스터(125)는 기입용의 선택 트랜지스터로서 기능한다.
메모리 소자(121)는, 다이오드 접속한 트랜지스터(122), 트랜지스터(123), 및 용량 소자(124)를 가진다. 트랜지스터(122)의 제 2 전극은 게이트와 접속함과 동시에, 트랜지스터(125)의 제 1 전극에 접속한다. 트랜지스터(123)의 게이트는 용량 소자(124)의 제 1 전극 및 트랜지스터(122)의 제 1 전극에 접속한다. 또한, 트랜지스터(123)의 제 1 전극은 판독용의 데이터선(DL)에 접속하고, 트랜지스터(123)의 제 2 전극은 다음 열의 트랜지스터(123)의 제 1 전극에 접속한다. 용량 소자(124)의 제 2 전극은 고정 전위이다.
다이오드 접속한 트랜지스터(112, 122, 132)의 채널 영역을 산화물 반도체로 형성한다. 산화물 반도체를 채널 영역에 가지는 트랜지스터(112, 122, 132)는 오프 전류가 낮다. 또한, 트랜지스터(112, 122, 132)는 다이오드 접속되어 있고, 게이트 및 제 2 전극이 접속되어 있다. 따라서, 트랜지스터(112, 122, 132)가 온 상태일 때는, 노드(B)로부터 노드(A)로 전류가 흐르지만, 오프 상태일 때는 노드(A)로부터 노드(B)로 흐르는 전류가 매우 적다.
트랜지스터(113, 115, 116, 123, 125, 133, 135)의 채널 영역을, 비정질 실리콘층, 미결정 실리콘층, 다결정 실리콘층, 또는 단결정 실리콘층으로 형성할 수 있다. 또한, 다이오드 접속한 트랜지스터(112, 122, 132)와 마찬가지로, 산화물 반도체로 형성해도 좋다.
본 실시형태에 나타내는 반도체 기억 장치는 다이오드 접속한 제 1 트랜지스터의 채널 영역을 산화물 반도체를 이용하여 형성함으로써, 1×10－19 A/μm 이하, 또 1×10－20 A/μm 이하로 오프 전류를 저감할 수 있다. 따라서, 데이터의 기입에 의해 상승한 제 2 트랜지스터의 게이트 및 용량 소자의 전위가 다이오드 접속한 제 1 트랜지스터로부터 리크하기 어렵고, 제 2 트랜지스터의 게이트의 전위를 보유할 수 있다. 즉, 한 번 기입한 데이터를 보유할 수 있다.
또한, 데이터의 기입 전압은 제 2 트랜지스터를 온할 수 있을 정도의 전압, 즉, 제 2 트랜지스터의 스레숄드 전압 이상으로 설정하는 것이 가능하고, 기입 전압을 저감하는 것이 가능하다. 또한, 기입 전압용의 승압 회로를 형성하지 않아도 좋고, 기입시의 소비 전력을 저감하는 것이 가능함과 동시에, 내압을 높이기 위한 채널 길이의 증대나, LDD 영역 형성이 불필요하게 되어, 메모리 소자의 축소화가 가능하고, 고집적화가 가능하다.
또한, 본 실시형태에 나타내는 반도체 기억 장치의 기입 시간은 다이오드 접속한 제 1 트랜지스터의 온 전류 및 용량 소자의 용량으로 정해지고, 제 1 트랜지스터의 온 전류를 10－6 A, 용량 소자의 용량을 1 pF로 해도, 1μs 정도에서 기입이 종료된다. 또한, 복수의 메모리 소자에 동시에 기입을 행하는 것도 가능하다. 따라서, 기입 시간은 큰폭으로 단축하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 기억 장치에 포함되는 메모리 셀은 라이트 원스 메모리이기 때문에, 논리 회로의 오동작에 의한 데이터의 다시쓰기는 발생하지 않는다. 이것으로부터, 반도체 기억 장치의 데이터 보유의 안전성을 높일 수 있다.
또한, 본 실시형태에 나타내는 메모리 셀 및 메모리 셀 어레이의 형태는 일 형태이며, 구성을 한정하는 것은 아니다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 나타낸 반도체 기억 장치의 데이터의 기입 및 판독에 대하여, 도면을 이용하여 설명을 한다.
도 2(A)에 나타낸 NOR형의 메모리 셀(110)의 데이터의 기입에 대하여, 도 4(A)를 이용하여 설명한다.
먼저, 기입을 행하는 메모리 셀(110)에 접속하는 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)에 제 1 전위를 인가하고, 판독용의 비트선(BL2) 및 판독용의 워드선(WL2)을 접지 전위로 한다. 제 1 전위는 트랜지스터(113, 115)를 온 상태로 하는 전위이며, 트랜지스터(113, 115)의 스레숄드 전압보다 높은 전위, 여기에서는 2V로 한다.
기입용의 워드선(WL1)의 전위가 제 1 전위가 됨으로써, 기입용의 선택 트랜지스터로서 기능하는 트랜지스터(115) 및 다이오드 접속한 트랜지스터(112)가 온하고, 노드(A), 즉 용량 소자(114) 및 트랜지스터(113)의 게이트의 전위가 기입용의 비트선(BL1)과 거의 같은 전위까지 상승하여, 트랜지스터(113)는 온한다. 이상의 공정에 의해 데이터 1을 기입할 수 있다.
또한, 데이터 1의 기입에는, 트랜지스터(113)가 온할 정도의 전하가 노드(A)에 충전되면 좋으므로, 기입을 행하기 위한 승압 회로는 불필요하고, 기입 전압은 메모리 셀(110)을 구동하는 논리 회로에 전원으로부터 전압이 공급된다. 또한, 기입 시간은 용량 소자(104)를 충전할 정도의 시간으로 충분하기 때문에, 트랜지스터(112, 115)의 온 전류를 10－6 A, 용량 소자(114)의 용량을 1 pF로 한 경우, 1μs 정도의 단시간에 기입이 종료된다.
기입 종료 후에는, 도 4(B)와 같이 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)의 전위를 0 V로 한다. 이것에 의해 기입용의 선택 트랜지스터로서 기능하는 트랜지스터(115) 및 다이오드 접속한 트랜지스터(112)가 오프 상태가 되지만, 산화물 반도체를 이용하여 형성된 트랜지스터(112)의 오프 전류는 매우 작기 때문에, 노드(A)의 전압은 장기간 보유된다. 구체적으로는, 산화물 반도체를 이용하여 형성된 트랜지스터(112)의 오프 전류가 1×10－19 A/μm 이하, 또 1×10－20 A/μm 이하이기 때문에, 용량 소자(114)에 1 pF의 용량을 부가한 경우, 20∼200일간 데이터를 보유하는 것이 가능하고, 메모리 소자(111)는 라이트 원스 메모리로서 기능한다. 또한, 여기서의 「데이터의 보유」란, 용량 소자(114)의 전위가, 데이터 1 기입시의 전위의 90% 이상, 즉 1.8 V 이상이 되는 상태를 말한다.
다음에, 도 2(A)에 나타낸 메모리 셀(110)의 데이터의 판독에 대하여, 도 5를 이용하여 설명한다. 도 5(A)는 데이터 1의 판독 방법, 도 5(B)는 데이터 0의 판독 방법을 나타낸 것이다. 데이터의 판독은 판독용 워드선(WL2)의 전위를 변화시켜, 판독용의 선택 트랜지스터로서 기능하는 트랜지스터(116)를 온하고, 판독용의 비트선(BL2)의 전압에 따라 판독 회로(117)의 출력을 결정한다. 또한, 판독 시에는 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)는 접지 전위로 하고, 트랜지스터(112, 115)는 오프 상태이다.
데이터 1의 판독의 경우, 도 5(A)에 나타낸 바와 같이, 판독을 행하는 열에 속하는 판독용 워드선(WL2)에 제 2 전위를 인가하여, 트랜지스터(116)를 온시킨다. 또한, 판독을 행하지 않은 열에 속하는 판독용 워드선(WL2)에 부(負)의 전위인 제 3 전위를 인가한다. 제 2 전위는 트랜지스터(116)를 온 상태로 하는 전위이며, 트랜지스터(116)의 스레숄드 전압보다 높은 전위, 여기에서는 2 V로 한다. 데이터 1의 경우, 트랜지스터(113)가 온하고 있기 때문에, 판독 회로(117)의 출력은 트랜지스터(113)의 온 저항 및 트랜지스터(116)의 온 저항의 합과, 판독 회로(117)에 포함되는 저항(R1이라고 나타냄)과의 비교에 의해 결정된다. 여기서, 판독 회로 내의 저항(R1)을, 트랜지스터(113)의 온 저항 및 트랜지스터(116)의 온 저항의 합보다 크게 해 둠으로써, 판독용의 비트선(BL2)의 노드(C)에서의 전위는 거의 0 V가 된다. 노드(C)에서의 전위는, 판독 회로(117)에 포함되는 인버터(118)에 의해 반전되어 데이터 1로서 출력된다.
데이터 0의 판독의 경우, 도 5(B)에 나타낸 바와 같이, 판독용 워드선(WL2)에 제 2 전위를 인가하여, 트랜지스터(116)를 온시킨다. 데이터 0의 경우, 트랜지스터(113)가 오프하고 있기 때문에, 판독 회로(117)의 출력은 트랜지스터(113)의 오프 저항 및 트랜지스터(116)의 온 저항의 합과, 판독 회로(117)에 포함되는 저항(R1)과의 비교에 의해 결정된다. 여기서, 판독 회로(117)에 포함되는 저항(R1)을, 트랜지스터(113)의 오프 저항 및 트랜지스터(116)의 온 저항의 합보다 작게 해 둠으로써, 판독용의 비트선(BL2)의 노드(C)에서의 전위는 판독 회로(117)에 의해 거의 2 V가 된다. 이 전위는, 판독 회로(117)에 포함되는 인버터(118)에 의해 반전되어 데이터 0으로서 출력된다.
또한, 판독을 행하지 않은 열에 속하는 메모리 셀에 있어서, 판독용 워드선(WL2)에는 부의 전위인 제 3 전위가 인가된다. 제 3 전위는 트랜지스터(116)를 오프 상태로 하는 전위이며, 트랜지스터(116)의 스레숄드 전압보다 낮은 부의 전위, 여기에서는 ―2 V로 한다. 트랜지스터(116)는 오프한다. 따라서, 판독을 선택하지 않은 메모리 셀의 데이터가 판독될 우려는 없다.
다음에, 실시형태 1에 도 2(B)에 나타낸 NOR형의 메모리 셀(130)의 데이터의 기입 및 판독에 대하여, 도면을 이용하여 설명을 한다.
우선, 도 2(B)에 나타낸 NOR형의 메모리 셀(130)의 데이터의 기입에 대하여, 도 6을 이용하여 설명한다.
먼저, 기입을 행하는 메모리 셀(130)에 속하는 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)에 제 1 전위를 인가하고, 판독용의 워드선(WL2)을 접지 전위로 한다. 제 1 전위는 트랜지스터(133, 135)를 온 상태로 하는 전위이며, 트랜지스터(133, 135)의 스레숄드 전압보다 높은 전위, 여기에서는 2 V로 한다.
기입용의 워드선(WL1) 및 기입용의 비트선(BL1)이 제 1 전위가 되는 것에 의해 트랜지스터(135)가 온하고, 다이오드 접속한 트랜지스터(132)가 온하고, 노드(A), 즉 용량 소자(134) 및 트랜지스터(133)의 게이트에 전하가 충전되어 기입용의 비트선(BL1)과 거의 같은 전위까지 상승하여, 트랜지스터(133)는 온한다. 이상의 공정에 의해 데이터 1을 기입할 수 있다.
기입 종료 후에는, 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)의 전위를 0 V로 한다. 이것에 의해 기입용의 선택 트랜지스터로서 기능하는 트랜지스터(135) 및 다이오드 접속한 트랜지스터(132)가 오프 상태가 되지만, 산화물 반도체를 이용하여 형성된 트랜지스터(132)의 오프 전류는 매우 작기 때문에, 노드(A)의 전압은 장기간 보유된다. 이 결과, 메모리 소자(131)는 라이트 원스 메모리로서 기능한다.
다음에, 도 2(B)에 나타낸 메모리 셀(130)의 데이터의 판독에 대하여, 도 7을 이용하여 설명한다. 도 7(A)은 데이터 1의 판독 방법, 도 7(B)은 데이터 0의 판독 방법을 나타낸 것이다. 데이터의 판독은 판독용 워드선(WL2)의 전위를 변화시켜, 판독용의 비트선(BL2)의 전압에 따라 판독을 행한다.
데이터 1의 판독의 경우, 도 7(A)에 나타낸 바와 같이, 판독을 행하는 열에 속하는 판독용 워드선(WL2)을 접지 전위로 하고, 그 이외의 판독용 워드선(WL2)을 부의 전위인 제 3 전위로 한다.
판독을 행하는 메모리 셀(130)이 데이터 1, 즉 메모리 셀(130)의 용량 소자(134)에 제 1 전압이 충전되어 있는 경우, 트랜지스터(133)는 온하고, 판독용의 비트선(BL2)의 노드(C)에서의 전위는 거의 0 V가 된다. 노드(C)에서의 전위는 판독 회로(117)에 포함되는 인버터에 의해 반전되어 데이터 1로서 출력된다.
데이터 0의 판독의 경우, 도 7(B)에 나타낸 바와 같이, 판독을 행하는 열에 속하는 판독용 워드선(WL2)을 접지 전위로 하고, 그 이외의 판독용 워드선(WL2)을 부의 전위인 제 3 전위로 한다.
판독을 행하는 메모리 셀(130)이 데이터 0인 경우, 즉 메모리 셀(130)의 용량 소자(134)에 전하가 충전되어 있지 않은 경우, 트랜지스터(133)는 오프하기 때문에, 판독용의 비트선(BL2)의 노드(C)의 전위는 판독 회로(117)에 의해 거의 2 V가 된다. 이 전위는 판독 회로(117)에 포함되는 인버터에 의해 반전되어 데이터 0으로서 출력된다.
또한, 판독을 행하지 않은 열에 속하는 메모리 셀의 판독용 워드선(WL2)에는, 부의 전위인 제 3 전위가 인가된다. 메모리 셀의 용량 소자(134)의 전위는 노드(A)에 축적되어 있는 전위에 제 3 전위를 더한 값이 된다. 제 3 전위는 부의 전위이기 때문에, 메모리 셀의 용량 소자(134)의 전위가 저하하여, 메모리 셀에의 기입 데이터에 상관없이, 트랜지스터(133)는 오프한다. 따라서, 선택하지 않은 메모리 셀의 데이터가 판독될 우려는 없다.
다음에, 실시형태 1에서 도 3에 나타낸 NAND형의 메모리 셀(120)의 데이터의 기입 및 판독에 대하여, 도면을 이용하여 설명을 한다.
도 3에 나타낸 NAND형의 메모리 셀(120)의 데이터의 기입에 대하여, 도 8을 이용하여 설명한다.
먼저, 기입을 행하는 메모리 셀(120)에 속하는 비트선(BL) 및 워드선(WL)에 제 1 전위를 인가한다. 제 1 전위는 트랜지스터(123, 125)를 온 상태로 하는 전위이다. 또한, 용량 소자(124)에 있어서, 트랜지스터(123, 125)와 접속하지 않은 제 2 전극을 접지 전위로 한다.
기입용의 워드선(WL)이 제 1 전위가 되는 것에 의해 트랜지스터(125)가 온하고, 다이오드 접속한 트랜지스터(122)가 온하고, 노드(A), 즉 용량 소자(124) 및 트랜지스터(123)의 게이트의 전위가 기입용의 비트선(BL)과 거의 같은 전위까지 상승하여, 트랜지스터(123)는 온한다. 이상의 공정에 의해 데이터 1을 기입할 수 있다.
기입 종료 후에는, 기입용의 비트선(BL)의 전위를 0 V로 한다. 이것에 의해 기입용의 선택 트랜지스터로서 기능하는 트랜지스터(125) 및 다이오드 접속한 트랜지스터(122)가 오프 상태가 되지만, 산화물 반도체를 이용하여 형성된 트랜지스터(122)의 오프 전류는 매우 작기 때문에, 노드(A)의 전위는 장기간 보유된다. 이 결과, 메모리 소자(121)는 라이트 원스 메모리로서 기능한다.
다음에, 도 3에 나타낸 메모리 셀(120)의 데이터의 판독에 대하여, 도 9를 이용하여 설명한다. 도 9(A)는 데이터 1의 판독 방법, 도 9(B)는 데이터 0의 판독 방법을 나타낸 것이다. 데이터의 판독은 어느 비트선에 접속하는 메모리 셀 모두, 즉 영역(129)에 둘러싸이는 메모리 셀(120)에 포함되는 용량 소자(124)에 있어서, 트랜지스터(123)와 접속하지 않은 제 2 전극에 전압을 인가함으로써 행한다. 판독을 행하는 열에 속하는 메모리 셀의 용량 소자(124)의 제 2 전극에 접지 전위를 인가하고, 그 이외의 영역(129)에 포함되는 메모리 셀의 용량 소자(124)의 제 2 전극에 제 4 전위를 인가하고, 판독용의 비트선(BL)의 전압에 따라 판독 회로(117)의 출력을 결정한다. 제 4 전위는 트랜지스터(123)의 스레숄드 전압보다 높은 전위이며, 여기에서는, 제 4 전위를 2 V로 한다.
데이터 1의 판독의 경우, 도 9(A)에 나타낸 바와 같이, 판독을 행하는 메모리 셀의 용량 소자(124)에 전하가 축적되고, 제 1 전극에는 제 1 전위가 인가되어 있다. 따라서, 용량 소자(124)의 제 2 전극을 접지 전위로 함으로써, 트랜지스터(123)가 온한다. 한편, 영역(129)으로서, 판독을 행하지 않은 메모리 셀의 용량 소자(124)의 제 2 전극에 제 4 전위를 인가함으로써, 용량 소자(124)의 제 1 전극의 전위를 밀어 올려지기 때문에, 트랜지스터(123)가 온한다. 이 결과, 데이터선(DL)에 접속하는 트랜지스터(123) 모두가 온 상태가 되어, 데이터선(DL)에서의 노드(C)의 전위가 0 V가 된다. 노드(C)에서의 전위는 판독 회로(117)에 포함되는 인버터에 의해 반전되어 데이터 1로서 출력된다.
데이터 0의 판독의 경우, 도 9(B)에 나타낸 바와 같이, 판독을 행하는 메모리 셀(120)의 용량 소자(124)의 제 1 전극은 0 V이다. 따라서, 판독을 행하는 메모리 셀의 트랜지스터(123)는 오프 상태이다. 한편, 영역(129)으로서, 판독을 행하지 않은 메모리 셀의 용량 소자(124)의 제 2 전극에 제 4 전위를 인가함으로써, 용량 소자(124)의 제 1 전극의 전위를 밀어 올릴 수 있기 때문에, 트랜지스터(123)가 온한다. 이 결과, 데이터선(DL)의 노드(C)에서의 전위는 판독 회로(117)에 의해 거의 2 V가 된다.
본 실시형태에 의해, 기입에 고전압을 필요로 하지 않고, 불량이 발생하기 어렵고, 기입 시간이 짧고, 데이터 다시쓰기를 할 수 없는 반도체 기억 장치를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2에 나타낸 반도체 기억 장치의 일 형태에 대하여, 도면을 이용하여 설명을 한다.
도 10(A)은 실시형태 1에 나타낸 메모리 셀 어레이를 가지는 반도체 기억 장치의 예이다. 반도체 기억 장치(300)는 메모리 셀 어레이(301), 칼럼 디코더(302), 로 디코더(303), 인터페이스 회로(304)를 가진다. 메모리 셀 어레이(301)는 매트릭스 형상으로 배치된 복수의 메모리 셀(305)을 가진다.
인터페이스 회로(304)는 외부 신호로부터 칼럼 디코더(302) 및 로 디코더(303)를 구동하기 위한 신호를 생성함과 동시에, 판독 메모리 셀(305)의 데이터를 외부로 출력한다.
칼럼 디코더(302)는 인터페이스 회로(304)로부터 메모리 셀(305)을 구동하기 위한 신호를 받아, 기입 또는 판독을 행하기 위한 비트선에 보내는 신호를 생성한다. 로 디코더(303)는 인터페이스 회로(304)로부터 메모리 셀(305)을 구동하기 위한 신호를 받아, 기입 혹은 판독을 행하기 위한 워드선에 보내는 신호를 생성한다. 칼럼 디코더(302)로부터 비트선에 출력하는 신호 및 로 디코더(303)로부터 워드선에 출력하는 신호에 의해, 메모리 셀 어레이(301) 내에서 액세스를 행하는 메모리 셀이 유일하게(uniquely) 정해진다.
또한, 도 10(B)에 나타낸 바와 같이, 실시형태 1 및 실시형태 2에 나타내는 라이트 원스 메모리와, 다시쓰기 가능한 메모리를 혼재한 메모리 셀 어레이를 가지는 반도체 기억 장치를 제작하는 것도 가능하다. 도 10(B)에 나타낸 반도체 기억 장치(310)는 제 1 메모리 셀 어레이(311), 제 2 메모리 셀 어레이(312), 칼럼 디코더(302), 로 디코더(303), 인터페이스 회로(304)를 가지고, 제 1 메모리 셀 어레이(311)에는, 실시형태 1 및 실시형태 2에 나타내는 라이트 원스 메모리 소자를 가지는 메모리 셀(313)이 매트릭스 형상으로 배치되고, 제 2 메모리 셀 어레이(312)에는 다시쓰기 가능한 메모리 소자를 가지는 메모리 셀(314)이 매트릭스 형상으로 배치되어 있다.
다시쓰기 가능한 메모리 소자는 실시형태 1 및 실시형태 2에 나타내는 라이트 원스 메모리 소자와 동일한 프로세스로 제작하는 것이 가능하다. 다시쓰기 가능한 메모리 소자의 구성을 도 11(A) 및 도 11(B)을 이용하여 설명한다.
도 11(A)은 NOR형의 다시쓰기 가능한 메모리 소자를 가지는 메모리 셀 및 메모리 셀 어레이를 나타낸 도면이다. 메모리 셀(400)은 메모리 소자(401)와, 게이트가 기입용 워드선(WL1)에 접속하고, 제 1 전극이 메모리 소자(401)에 접속하고, 제 2 전극이 기입용 비트선(BL1)에 접속하는 트랜지스터(402)와, 게이트가 판독용 워드선(WL2)에 접속하고, 제 1 전극이 판독용 비트선(BL2)에 접속하고, 제 2 전극이 메모리 소자(401)에 접속하는 트랜지스터(406)를 가진다. 트랜지스터(406)는 판독용의 선택 트랜지스터로서 기능한다.
메모리 소자(401)는 트랜지스터(403) 및 용량 소자(404)를 가진다. 트랜지스터(403)의 게이트는 용량 소자(404)의 제 1 전극 및 트랜지스터(402)의 제 1 전극에 접속한다. 또한, 트랜지스터(403)의 제 1 전극은 트랜지스터(406)의 제 2 전극에 접속하고, 트랜지스터(403)의 제 2 전극은 고정 전위이다. 용량 소자(404)의 제 2 전극은 고정 전위이다.
트랜지스터(402)는 실시형태 1에 나타내는 트랜지스터(102)와 마찬가지로 산화물 반도체를 이용하여 제작한다. 트랜지스터(403, 406)는 실시형태 1에 나타내는 트랜지스터(103)와 마찬가지로 제작할 수 있다.
도 11(A)에 나타낸 NOR형의 메모리 셀(400)의 데이터의 기입에 대하여, 도 12를 이용하여 설명한다. 도 12(A)는 데이터 1의 기입 방법, 도 12(B)는 데이터 0의 기입 방법을 나타낸 것이다.
데이터 1의 기입의 경우, 도 12(A)에 나타낸 바와 같이, 기입을 행하는 메모리 셀(400)에 접속하는 기입용의 비트선(BL1) 및 기입용의 워드선(WL1)에, 제 1 전위를 인가하고, 판독용의 워드선(WL2)을 접지 전위로 한다. 제 1 전위는, 트랜지스터(402, 403)를 온 상태로 하는 전위이며, 트랜지스터(402, 403)의 스레숄드 전압보다 높은 전위, 여기에서는 2 V로 한다.
기입용의 워드선(WL1)의 전위가 제 1 전위가 됨으로써, 트랜지스터(402)가 온하고, 노드(A), 즉 용량 소자(404) 및 트랜지스터(403)의 게이트의 전위가 기입용의 비트선(BL1)과 거의 같은 전위까지 상승하여, 트랜지스터(403)는 온한다. 이상의 공정에 의해 데이터 1을 기입할 수 있다.
데이터 0의 기입의 경우, 도 12(B)에 나타낸 바와 같이, 기입을 행하는 메모리 셀(400)에 접속하는 기입용의 비트선(BL1)을 접지 전위로 하고, 기입용의 워드선(WL1)에 제 1 전위를 인가하고, 판독용의 워드선(WL2)을 접지 전위로 한다. 제 1 전위는 트랜지스터(402)를 온 상태로 하는 전위이며, 트랜지스터(402)의 스레숄드 전압보다 높은 전위, 여기에서는 2 V로 한다.
기입용의 워드선(WL1)의 전위가 제 1 전위가 됨으로써, 트랜지스터(402)가 온하고, 노드(A), 즉 용량 소자(404) 및 트랜지스터(403)의 게이트 전위는 접지 전위인 기입용 비트선(BL1)의 전위까지 하강한다. 이것에 의해 트랜지스터(403)는 오프하고, 데이터 0을 기입할 수 있다. 또한, 의도하지 않은 데이터의 판독을 막기 위해, 기입 기간 중에, 판독용 워드선(WL2)은 접지 전위로 하고, 트랜지스터(406)를 오프하도록 한다.
다음에, 도 11(A)에 나타낸 메모리 셀(400)의 데이터의 판독에 대하여, 도 13을 이용하여 설명한다. 도 13(A)은 데이터 1의 판독 방법, 도 13(B)은 데이터 0의 판독 방법을 나타낸 것이다. 데이터의 판독은, 판독용 워드선(WL2)의 전위를 변화시켜, 판독용의 선택 트랜지스터로서 기능하는 트랜지스터(406)를 온하고, 판독용의 비트선(BL2)의 전압에 따라 판독 회로(117)의 출력을 결정한다.
데이터 1의 판독의 경우, 도 13(A)에 나타낸 바와 같이, 판독을 행하는 열에 속하는 판독용 워드선(WL2)에 제 2 전위를 인가하여, 트랜지스터(406)를 온시킨다. 데이터 1의 경우, 트랜지스터(403)가 온하고 있기 때문에, 실시형태 2의 도 2(A)에 나타낸 NOR형의 판독 방법과 마찬가지로, 판독용 비트선(BL2)의 노드(C)는 접지 전위가 된다. 노드(C)에서의 전위는, 판독 회로(117)에 포함되는 인버터에 의해 반전되어 데이터 1로서 출력된다.
데이터 0의 판독의 경우, 도 13(B)에 나타낸 바와 같이, 판독용 워드선(WL2)에 제 2 전위를 인가하여, 트랜지스터(406)를 온시킨다. 데이터 0의 경우, 트랜지스터(403)가 오프하고 있기 때문에, 판독용 비트선(BL2)은 판독 회로(117)에 의해 거의 2 V가 된다. 이 전위는, 판독 회로(117)에 포함되는 인버터에 의해 반전되어 데이터 0으로서 출력된다.
또한, 판독을 행하지 않은 열의 메모리 셀에 있어서, 판독용 워드선(WL2)에는 부의 전위인 제 3 전위가 인가된다. 제 3 전위는 트랜지스터(406)를 오프 상태로 하는 전위이며, 트랜지스터(406)의 스레숄드 전압보다 낮은 부의 전위, 여기에서는 ―2 V로 한다. 트랜지스터(406)는 오프한다. 따라서, 판독을 선택하지 않은 메모리 셀의 데이터가 판독될 우려는 없다.
도 11(B)은 도 11(A)과는 다른 NOR형의 다시쓰기 가능한 메모리 소자를 가지는 메모리 셀을 나타낸 도면이다. 도 11(B)에 나타낸 메모리 셀은 도 11(A)에 나타낸 트랜지스터(402)와 기입용의 비트선(BL1)의 사이에 트랜지스터(405)를 가지는 구성이다. 이 구성은, 실시형태 1에 나타낸 트랜지스터(112)의 게이트의 접속을 바꾼 것으로, 게이트가 단지 기입용 워드선(WL1)에 접속하는 것이다. 즉, 배선의 약간의 변경에 의해 라이트 원스 메모리로부터 다시쓰기 가능한 메모리로, 혹은 그 역으로 바꾸는 것이 가능하게 된다. 데이터의 기입 방법 및 판독 방법은 도 11(A)과 공통이므로 생략한다.
또한, 본 실시형태에서는, 라이트 원스 메모리 소자 및 다시쓰기 가능한 메모리 소자를 NOR형으로 나타냈지만, 적절히 NAND형을 이용할 수 있다.
이와 같이 라이트 원스 메모리와 다시쓰기 가능한 메모리를 동일한 반도체 기억 장치 위에 탑재하는 것이 가능하다. 다시쓰기 가능한 메모리는, 실시형태 1 및 실시형태 2에 나타내는 라이트 원스 메모리와 동일한 프로세스로 제작하는 것이 가능하고, 또한 논리 신호에 의한 조작에 상관없이, 라이트 원스 메모리는 라이트 원스 메모리로서 다시쓰기 가능한 메모리는 다시쓰기 가능한 메모리로서 취급하는 것이 가능하다. 따라서, 논리 회로의 오동작에 의한 데이터의 다시쓰기는 원리적으로 일어나지 않는 반도체 기억 장치를 제공하는 것이 가능하게 된다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3에 나타내는 반도체 기억 장치의 구성 및 그 제작 방법을, 도 14 내지 도 16을 이용하여 설명한다.
본 실시형태에서는, 실시형태 1에 나타내는 반도체 기억 장치의 구성에 대하여, 상면도 및 단면도를 이용하여 설명하지만, 실시형태 2 및 실시형태 3에 적절히 적용할 수 있다.
도 14는 실시형태 1에 나타내는 반도체 기억 장치의 메모리 셀(110)의 상면도의 일 형태이며, 도 14의 A－B, C－D, 및 E－F의 단면도를 도 15에 나타낸다.
도 14에 나타낸 트랜지스터(502)는, 도 2(A)에 나타낸 트랜지스터(113)에 상당하고, 트랜지스터(503)는 도 2(A)에 나타낸 트랜지스터(116)에 상당하고, 다이오드 접속한 트랜지스터(505)는 도 2(A)에 나타낸 다이오드 접속한 트랜지스터(112)에 상당하고, 트랜지스터(506)는 도 2(A)에 나타낸 트랜지스터(115)에 상당한다. 또한, 용량 소자(504)는 도 2(A)에 나타낸 용량 소자(114)에 상당한다.
또한, 상기 트랜지스터는, 모두 n 채널형 트랜지스터인 것으로서 설명하지만, p 채널형 트랜지스터를 이용할 수 있다는 것은 말할 필요도 없다. 또한, 개시하는 발명의 기술적인 본질은, 다이오드 접속하는 트랜지스터(505)의 채널 영역을 산화물 반도체층에서 형성하는 것에 있기 때문에, 반도체 기억 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 15에 나타낸 바와 같이, 기판(508) 위에 적층된 절연층(510) 및 절연층(512) 위에 트랜지스터(502) 및 용량 소자(504)가 형성되고, 적층된 절연층(510), 절연층(512), 절연층(536), 절연층(538), 절연층(540) 위에 트랜지스터(505)가 설치된다.
본 실시형태에 나타내는 반도체 기억 장치는, 하부에 트랜지스터(502), 트랜지스터(503)(도시하지 않음), 용량 소자(504), 및 트랜지스터(506)(도시하지 않음)를 가지고, 상부에 다이오드 접속한 트랜지스터(505)를 가진다. 또한, 용량 소자(504)는 하부에 형성하지 않고, 상부에 형성해도 좋다.
트랜지스터(502)는 절연층(512) 위에 형성되는 반도체층(519)과, 반도체층(519) 위에 형성된 게이트 절연층(522)과, 게이트 절연층(522) 위에 형성된 게이트 전극(526)과, 반도체층(519)과 전기적으로 접속하는 배선(534a, 534b)을 가진다. 반도체층(519)은 채널 영역(514)과 채널 영역(514)을 사이에 두도록 형성된 저농도 불순물 영역(516) 및 고농도 불순물 영역(518)(이것들을 아울러 단순히 불순물 영역이라고도 함)으로 구성된다.
여기서, 게이트 전극(526)의 측면에는 사이드 월 절연층(530)이 형성되어 있다. 또한, 저농도 불순물 영역(516)은 사이드 월 절연층(530)과 중첩한다.
용량 소자(504)는 절연층(512) 위에 형성되는 고농도 불순물 영역으로 구성되는 반도체층(520)과, 반도체층(520) 위에 형성된 게이트 절연층(524)과, 게이트 절연층(524) 위에 형성된 용량 전극(528)과, 반도체층(520)과 전기적으로 접속하는 배선(534c)과, 용량 전극(528)에 접속하는 배선(534b)을 가진다. 여기서, 용량 전극(528)의 측면에는 사이드 월 절연층(532)이 형성되어 있다.
트랜지스터(502) 및 용량 소자(504)를 덮도록, 절연층(536), 절연층(538) 및 절연층(540)이 형성되어 있다.
다이오드 접속한 트랜지스터(505)는 절연층(540) 위에 형성된 배선(534c) 및 배선(534d)과 전기적으로 접속되어 있는 산화물 반도체층(542)과, 배선(534c), 배선(534d), 및 산화물 반도체층(542)을 덮는 게이트 절연층(544)과, 게이트 절연층(544) 위에서 산화물 반도체층(542)과 중첩하도록 형성된 게이트 전극(546a)을 가진다. 또한, 게이트 전극(546a)은 게이트 절연층(544)에 형성된 개구를 봉하여, 배선(534d)과 전기적으로 접속됨으로써, 다이오드 접속된다.
트랜지스터(505)를 덮도록, 절연층(552) 및 절연층(554)이 형성되어 있다.
또한, 도 14에 나타낸 바와 같이, 접지 배선으로서 기능하는 배선(546b)은, 게이트 절연층(544)에 형성된 개구를 통하여, 트랜지스터(502)의 배선(534a)과 전기적으로 접속된다. 용량 전극(528)은 배선(534a)과 전기적으로 접속되어 있기 때문에, 용량 소자(504)의 용량 전극(528)은 배선(546b)과 전기적으로 접속된다.
배선(534a)은 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 고농도 불순물 영역(518) 및 용량 소자(504)의 용량 전극(528)과 전기적으로 접속되어 있다. 배선(534b)은, 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 고농도 불순물 영역(518)과 전기적으로 접속되어 있다. 배선(534c)은 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 고농도 불순물 반도체인 반도체층(520) 및 트랜지스터(502)의 게이트 전극(526)(도 14 참조)과 전기적으로 접속되어 있다.
또한, 도 14에 나타낸 바와 같이, 배선(534d)은 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 트랜지스터(506)의 고농도 불순물 영역과 전기적으로 접속되어 있고, 트랜지스터(505)의 산화물 반도체층(542)과 전기적으로 접속되어 있다. 배선(534e)은 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 트랜지스터(506)의 고농도 불순물 영역과 전기적으로 접속되어 있다. 배선(534f)은 절연층(536), 절연층(538) 및 절연층(540)에 형성된 개구를 통하여, 트랜지스터(503)의 고농도 불순물 영역과 전기적으로 접속되어 있다.
기판(508)은, 적어도, 후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 기판인 것이 필요하다. 기판(508)으로서 유리 기판을 이용하는 경우, 변형점이 730℃ 이상인 것을 이용하는 것이 바람직하다. 유리 기판에는, 예를 들면, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료가 이용된다. 또한, B2O3보다 BaO를 많이 포함하는 유리 기판을 이용하는 것이 바람직하다.
또한, 상기의 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 이용할 수 있다. 또한, 결정화 유리 등을 이용할 수 있다. 또한, 실리콘 웨이퍼 등의 반도체 기판의 표면이나 금속 재료로 이루어지는 도전성의 기판의 표면에 절연층을 형성한 것을 이용할 수도 있다. 또한, 플라스틱 기판을 이용할 수도 있다. 또한, 기판(508)으로서 플라스틱 기판을 이용하는 경우, 기판(508) 및 절연층(510)의 사이에 접착재를 제공해도 좋다.
절연층(510)은 질화 절연층으로 형성하는 것이 바람직하고, 절연층(512)은 산화 절연층으로 형성하는 것이 바람직하다. 질화 절연층으로서는, 질화 실리콘층, 질화 산화 실리콘층, 질화 알루미늄층 등이 있다. 산화 절연층으로서는, 산화 실리콘층, 산화 질화 실리콘층, 산화 알루미늄층 등이 있다.
트랜지스터(502)의 반도체층(519), 및 용량 소자(504)의 고농도 불순물 반도체인 반도체층(520)은 비정질 실리콘층, 미결정 실리콘층, 다결정 실리콘층, 또는 단결정 실리콘층으로 형성할 수 있다. 또한, 단결정 실리콘층을 채널 영역에 이용한 트랜지스터로서는, 단결정 반도체 기판을 채널 영역에 이용한 트랜지스터 외에, 절연 영역 위에 채널 영역이 되는 단결정 실리콘층이 형성되는 소위 SOI(Siliconon In sulator) 기판을 이용한 트랜지스터를 이용할 수 있다. 또한, 트랜지스터(502)의 반도체층(519)에, 다이오드 접속한 트랜지스터(505)로 설명하는 산화물 반도체층과 같은 산화물 반도체층을 형성해도 좋다.
게이트 절연층(522) 및 게이트 절연층(524)은 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층을 단층으로 또는 적층하여 형성할 수 있다.
또한, 게이트 절연층(522) 및 게이트 절연층(524)은 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high－k 재료를 이용함으로써, 게이트 리크 전류를 저감할 수 있다. 또한, high－k 재료와, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 또는 산화 알루미늄층의 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연층(522) 및 게이트 절연층(524)의 두께는 10 nm 이상 300 nm 이하로 할 수 있다.
게이트 전극(526) 및 용량 전극(528)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨의 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 게이트 전극(526) 및 용량 전극(528)은 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과, 그 티탄층 위에 알루미늄층을 적층하고, 또한, 그 위에 티탄층을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 층, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또한, 게이트 전극(526) 및 용량 전극(528)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
사이드 월 절연층(530) 및 사이드 월 절연층(532)은 게이트 절연층(522) 및 게이트 절연층(524)과 같은 재료를 이용하여 형성할 수 있다. 또한, 트랜지스터 및 용량 소자의 집적화 등을 위해, 사이드 월 절연층이 형성되지 않는 경우도 있다.
절연층(536) 및 절연층(540)은 게이트 절연층(522) 및 게이트 절연층(524)과 마찬가지로 형성할 수 있다. 절연층(538)은 유기 수지층을 이용하여 형성할 수 있다. 유기 수지층으로서는, 예를 들면 아크릴, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐 등을 이용할 수 있다. 또한, 실록산 폴리머를 이용할 수 있다.
배선(534a) 내지 배선(534f)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 금속 원소, 상술한 금속 원소를 성분으로 하는 합금, 또는 상술한 금속 원소를 조합한 합금 등을 이용하여 형성할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨의 어느 하나 또는 복수로부터 선택된 금속 원소를 이용해도 좋다. 또한, 배선(534a) 내지 배선(534f)은, 단층 구조이어도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄층의 단층 구조, 알루미늄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 티탄층을 적층하는 2층 구조, 질화 티탄층 위에 텅스텐층을 적층하는 2층 구조, 질화 탄탈층 위에 텅스텐층을 적층하는 2층 구조, 티탄층과, 그 티탄층 위에 알루미늄층을 적층하고, 또한, 그 위에 티탄층을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소의 층, 또는 복수 조합한 합금층, 혹은 질화물층을 이용해도 좋다.
또한, 배선(534a) 내지 배선(534f)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 트랜지스터(505) 및 트랜지스터(506)는 트랜지스터(502)와 같은 구성으로 할 수 있다.
산화물 반도체층(542)은 4원계 금속 산화물인 In－Sn－Ga－Zn－O계 금속 산화물이나, 3원계 금속 산화물인 In－Ga－Zn－O계 금속 산화물, In－Sn－Zn－O계 금속 산화물, In－Al－Zn－O계 금속 산화물, Sn－Ga－Zn－O계 금속 산화물, Al－Ga－Zn－O계 금속 산화물, Sn－Al－Zn－O계 금속 산화물이나, 2원계 금속 산화물인 In－Zn－O계 금속 산화물, Sn－Zn－O계 금속 산화물, Al－Zn－O계 금속 산화물, Zn－Mg－O계 금속 산화물, Sn－Mg－O계 금속 산화물, In－Mg－O계 금속 산화물 등을 이용할 수 있다. 여기에서는, n원계 금속 산화물은 n종류의 금속 산화물로 구성된다. 또한, 산화물 반도체층에는 불순물로서 주성분으로 하는 금속 산화물 이외의 원소가 1% 이하, 바람직하게는 0.1% 이하 들어가도 좋다.
또한, 산화물 반도체층(542)은 3원계 금속 산화물이며, InMXZnYOZ(Y = 0.5∼5)로 표현되는 금속 산화물을 이용해도 좋다. 여기서 M은, 갈륨(Ga)이나 알루미늄(Al)이나 붕소(B) 등의 13족 원소로부터 선택되는 하나 또는 복수 종류의 원소를 나타낸다. 또한, In, M, Zn, 및 O의 함유량은 임의이며, M의 함유량이 제로(즉, x = 0)인 경우를 포함한다. 한편, In 및 Zn의 함유량은 제로가 아니다. 즉, 상술한 표기에는, In－Ga－Zn－O계 금속 산화물이나 In－Zn－O계 금속 산화물 등이 포함된다.
또한, 산화물 반도체층(542)을 형성하는 금속 산화물은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다.
산화물 반도체층(542)은 비정질 구조, 미결정 구조, 다결정 구조, 또는 단결정 구조의 산화물 반도체를 적절히 이용할 수 있다. 또한, 표면에 수직인 방향으로 c축이 거의 평행한 결정을 가지는 산화물 반도체를 이용할 수 있다.
산화물 반도체층(542)은 i형화 또는 실질적으로 i형화된 산화물 반도체층으로 형성된다. i형화 또는 실질적으로 i형화된 산화물 반도체층은 캐리어 밀도가 5×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 보다 바람직하게는 1×1011/cm3 이하이다. 또한, 도너로서 기여하는 수소나 산소 결함은 적은 것이 바람직하고, 수소 농도가 1×1016/cm3 이하가 바람직하다. 또한, 캐리어 밀도는 홀 효과 측정에 의해 얻어진다. 또한, 보다 저농도의 캐리어 밀도의 측정은 CV 측정(Capacitance－Voltage－Measurement)의 측정 결과에 의해 얻어진다. 또한, 산화물 반도체층 내의 수소 농도 측정은 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectroscopy)에 의해 얻어진다.
i형화 또는 실질적으로 i형화된 산화물 반도체층(542)을 채널 영역에 이용한 트랜지스터(505)는 오프 전류가 1×10－19 A/μm 이하, 또 1×10－20 A/μm 이하로 낮게 할 수 있다. 이것은, i형화 또는 실질적으로 i형화된 산화물 반도체층은 밴드 갭이 넓고, 전자의 여기를 위해 큰 열에너지가 필요하기 때문에, 직접 재결합 및 간접 재결합이 생기기 어렵다. 따라서, 게이트 전극에 부의 전위가 인가된 상태(오프 상태)에서는, 소수 캐리어인 홀은 실질적으로 제로이기 때문에, 직접 재결합 및 간접 재결합이 생기기 어렵고, 전류는 한없이 낮아진다. 이 결과, 트랜지스터의 비도통(오프, OFF라고도 함) 상태에서, 산화물 반도체층은 절연체로 간주할 수 있어 회로 설계를 행할 수 있다. 한편, i형화 또는 실질적으로 i형화된 산화물 반도체층은 트랜지스터의 도통 상태에서는, 비정질 실리콘으로 형성되는 반도체층보다 높은 전류 공급 능력을 예상할 수 있다. 이 때문에, 트랜지스터(505)는 오프 상태에서는 리크 전류가 매우 낮은 노멀리 오프(normally-off) 상태가 되어, 우수한 스위칭 특성을 가진다.
게이트 절연층(544)은 게이트 절연층(522) 및 게이트 절연층(524)에 나타낸 재료를 적절히 이용할 수 있다. 또한, 게이트 절연층(544)이 적층 구조인 경우, 산화물 반도체층(542)에 접하는 측의 층을 산화 절연층으로 형성함으로써, 산화물 반도체층(542)에 포함되는 산소 결손에 산소를 공급하는 것이 가능하고, 산화물 반도체층(542)을 i형화 또는 실질적으로 i형화로 할 수 있다.
절연층(552) 및 절연층(554)은 절연층(536), 절연층(538) 또는 절연층(540)과 마찬가지로 형성할 수 있다.
본 실시형태에서는, 다이오드 접속한 트랜지스터(505)의 채널 영역을 i형화 또는 실질적으로 i형화된 산화물 반도체층으로 형성하기 때문에, 오프 전류를 매우 저감할 수 있다. 따라서, 용량 소자(504)에 인가된 전압을 장시간 보유할 수 있다.
다음에, 도 15에 나타낸 반도체 기억 장치에서, 트랜지스터(505)의 제작 공정에 대하여, 도 16을 이용하여 설명한다. 또한, 트랜지스터(502), 트랜지스터(503), 및 트랜지스터(506)의 제작 공정은 공지의 트랜지스터의 제작 공정을 적절히 이용하면 좋다.
도 16(A)에 나타낸 바와 같이, 절연층(540) 위에, 트랜지스터(505)의 소스 전극 및 드레인 전극으로서 기능하는 배선(534c) 및 배선(534d)을 형성한다.
절연층(540)은 스퍼터링법, CVD법, 인쇄법, 도포법 등에 의해 형성할 수 있다. 또는, μ파(예를 들면, 주파수 2.45 GHz)를 이용한 고밀도 플라즈마 CVD에 의해, 치밀하고 절연 내압이 높은 고품질의 절연층(540)을 형성할 수 있다. 산화물 반도체층과 고품질의 절연층(540)이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있다. 또한, 고밀도 플라즈마 CVD에 의해 얻어진 절연층(540)은 일정한 두께로 형성할 수 있기 때문에, 단차 피복성이 뛰어나다. 또한, 고밀도 플라즈마 CVD에 의해 얻어지는 절연층(540)은 두께를 정밀하게 제어할 수 있다. 또한, i형화 또는 실질적으로 i형화된 산화물 반도체층은 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 절연층(540)을, μ파를 이용한 고밀도 플라즈마 CVD로 형성함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있다.
또한, 절연층(540)을 형성할 때에, 기판(508)을 가열함으로써, 절연층(540)에 포함되는 수소, 물, 수산기, 수소화물 등을 저감할 수 있다.
또한, 절연층(540)에 포함되는 수소, 물, 수산기, 수소화물 등을 저감하기 위해, 스퍼터링법으로 절연층(540)을 형성하는 경우는, 처리실 내에 잔류하는 수소, 물, 수산기 또는 수소화물 등을 제거하면서 절연층(540)을 형성하는 것이 바람직하다. 처리실 내에 잔류하는 수소, 물, 수산기, 수소화물 등을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 흡착형의 진공 펌프의 대표예는, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프이다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것을 이용할 수 있다.
또한, 절연층(540)을 형성할 때에 이용하는 스퍼터링 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 함으로써, 절연층(540)에 포함되는 수소, 물, 수산기, 수소화물 등을 저감할 수 있다.
배선(534c) 및 배선(534d)은 인쇄법, 잉크젯법 등을 이용하여 제작함으로써, 공정수를 삭감할 수 있다. 또는, 절연층(540) 위에, 스퍼터링법, CVD법, 증착법 등에 의해 도전층을 형성한 후, 포토리소그래피 공정에 의해 형성한 레지스트를 마스크로서 상기 도전층을 에칭하고, 배선(534c) 및 배선(534d)을 형성할 수 있다.
다음에, 도 16(B)에 나타낸 바와 같이, 절연층(540), 배선(534c) 및 배선(534d) 위에, 산화물 반도체층(541)을 형성한다. 산화물 반도체층(541)은 인쇄법, 잉크젯법 등을 이용하여 형성할 수 있다. 또는, 절연층(540) 위에, 스퍼터링법, CVD법, 도포법, 펄스 레이저 증착법 등에 의해 산화물 반도체층을 형성하여, 포토리소그래피 공정에 의해 형성한 레지스트를 마스크로서 상기 산화물 반도체층을 에칭하여, 섬 형상의 산화물 반도체층(541)을 형성할 수 있다.
산화물 반도체층의 캐리어 밀도는, 성막 조건에서의 원료 가스 및 타겟의 수소 농도 및 산소 농도, 성막하는 재료 및 그 조성, 가열 처리 조건 등에 의존한다. 산화물 반도체층의 수소 농도를 낮게 하거나, 또는, 산화물 반도체층의 산소 농도를 높게 하여 산소 결손을 저감시킴으로써, 산화물 반도체층은 i형 또는 실질적으로 i형이 된다. 본 실시형태에서는, 산화물 반도체층을 i형화 또는 실질적으로 i형화하는 처리를 후에 행하기 때문에 산화물 반도체층(541)은 i형이어도 n형이어도 좋다.
또한, 산화물 반도체층을 스퍼터링법으로 형성하는 경우, 기판을 가열함으로써, 산화물 반도체층에 포함되는 수소, 물, 수산기, 수소화물 등의 불순물을 저감할 수 있다. 또한, 제 1 가열 처리에 있어서, 결정 성장을 촉진할 수 있다.
또한, 산화물 반도체층을 스퍼터링법으로 형성하는 경우, 금속 산화물 타겟 중의 금속 산화물의 상대 밀도를 80% 이상, 바람직하게는 95% 이상, 더욱 바람직하게는 99.9% 이상으로 함으로써, 산화물 반도체층 내의 불순물 농도를 저감할 수 있어, 전기 특성 또는 신뢰성이 높은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체층을 형성하기 전에 프리히트 처리를 행함으로써, 스퍼터링 장치 내벽이나, 타겟 표면이나 타겟 재료 중에 잔존하고 있는 수소, 물, 수산기, 수소화물 등을 제거할 수 있기 때문에, 산화물 반도체층에 포함되는 수소, 물, 수산기, 수소화물 등의 불순물을 저감할 수 있다.
또한, 절연층(540)과 마찬가지로, 산화물 반도체층을 형성하기 전, 또는 형성 중, 또는 형성 후에, 스퍼터링 장치 내에 잔존하고 있는 수소, 물, 수산기, 수소화물 등을 제거하기 위해, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 이 결과, 수소, 물, 수산기, 수소화물 등이 배기되기 때문에, 산화물 반도체층에 포함되는 수소, 물, 수산기, 수소화물 등의 농도를 저감할 수 있다.
다음에, 제 1 가열 처리를 행하여, 산화물 반도체층(541)에 포함되는 수소, 물, 수산기, 수소화물 등의 불순물을 제거한다. 즉, 탈수화 및 탈수소화의 적어도 한쪽을 행할 수 있다. 또한, 제 1 가열 처리에 있어서, 산화물 반도체층(541)에 산소 결손이 형성된다.
제 1 가열 처리의 온도는, 400℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만으로 한다. 제 1 가열 처리에 이용하는 가열 처리 장치는 특별히 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, 가열 처리 장치로서 전기로나, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다.
제 1 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에 수소, 물, 수산기 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 제 1 가열 처리에서, 승온 시에는 노의 내부를 질소 분위기로 하고, 냉각 시에는 노의 내부를 산소 분위기로 하여 분위기를 전환해도 좋고, 질소 분위기에서 탈수 또는 탈수소화가 행해진 후, 분위기를 전환하여 산소 분위기로 하고, 산화물 반도체층 내부에 산소를 보급함으로써, 수소 농도가 저감되고, 또한 산소 결손이 형성된 산화물 반도체층의 산소 결손에 산소를 공급하는 것이 가능하고, i형화 또는 실질적으로 i형화된 산화물 반도체층을 형성할 수 있다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 산화물 반도체층은 결정화하여, 결정을 가지는 산화물 반도체층이 되는 경우도 있다. 예를 들면, 결정화율이 90% 이상, 또는 80% 이상의 결정을 가지는 산화물 반도체층이 되는 경우도 있다.
또한, 제 1 가열 처리의 조건, 또는 산화물 반도체층의 재료에 따라서는, 비정질의 산화물 반도체층의 표층부에, 표면에 수직인 방향으로 c축이 거의 평행한 결정이 형성되는 산화물 반도체층이 되는 경우도 있다.
여기에서는, 전기로에 기판을 도입하여, 질소, 희가스 등의 불활성 가스 분위기에서 450℃에서 1시간의 가열 처리를 행한다.
다음에, 도 16(C)에 나타낸 바와 같이, 게이트 절연층(544)을 형성한다.
게이트 절연층(544)은 절연층(540)과 마찬가지로 형성할 수 있다. 또한, 게이트 절연층(544)으로서 스퍼터링법에 의해 산화 실리콘층을 형성하면, 산화 실리콘층으로부터 제 1 가열 처리로 발생한 산화물 반도체층(541)에 포함되는 산소 결손에 산소를 공급하는 것이 가능하고, 도너로서 기여하는 산소 결손을 저감하고, 화학양론비를 만족하는 구성으로 하는 것이 가능하다. 이 결과, i형화 또는 실질적으로 i형화된 산화물 반도체층(542)을 형성할 수 있다. 또한, 산화물 반도체층과 고품질의 절연층(540)이 밀접함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있다.
또한, i형화 또는 실질적으로 i형화된 산화물 반도체층은 계면 준위, 계면 전하에 대하여 매우 민감하기 때문에, 절연층(540)을 μ파를 이용한 고밀도 플라즈마 CVD로 형성함으로써, 계면 준위를 저감하여 계면 특성을 양호하게 할 수 있다.
다음에, 불활성 가스 분위기, 또는 산소 가스 분위기에서, 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다. 제 2 가열 처리는 게이트 절연층(544) 위에 보호 절연층이나 평탄화 절연층을 형성하고 나서 행하여도 좋다. 이 가열 처리에 의해, 게이트 절연층(544)의 산화 절연층으로부터 제 1 가열 처리에 의해 발생한 산화물 반도체층에 포함되는 산소 결손에 산소를 공급하는 것이 가능하고, 도너로서 기여하는 산소 결손을 저감하고, 화학양론비를 만족하는 구성으로 하는 것이 가능하다. 이 결과, 보다 i형화 또는 실질적으로 i형화된 산화물 반도체층(542)을 형성할 수 있다.
본 실시형태에서는, 질소 분위기에서 250℃에서 1시간의 제 2 가열 처리를 행한다.
다음에, 도 16(D)에 나타낸 바와 같이, 게이트 절연층(544)에 개구를 형성한 후, 게이트 절연층(544) 및 배선(534d) 위에 게이트 전극(546a)을 형성한다. 이상의 공정에 의해, 게이트 전극(546a) 및 배선(534d)이 다이오드 접속한 트랜지스터를 제작할 수 있다. 게이트 전극(546a)은 배선(534c) 및 배선(534d)과 마찬가지로 형성할 수 있다.
다음에, 도 16(E)에 나타낸 바와 같이, 게이트 절연층(544) 및 게이트 전극(546a) 위에 절연층(552) 및 절연층(554)을 형성한다.
또한, 대기 중에서 100℃ 이상 200℃ 이하의 가열 처리를 1시간 이상 30시간 이하에서 행하여도 좋다. 이 가열 처리에 의해, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 도 16에서는, 배선(534c) 및 배선(534d)을 형성한 후, 산화물 반도체층(541)을 형성했지만, 절연층(540) 위에 산화물 반도체층(541)을 형성한 후, 배선(534c) 및 배선(534d)을 형성해도 좋다.
또한, 도 16에서는, 절연층(540) 위에 게이트 전극(546a)을 형성하고, 게이트 전극(546a) 위에 게이트 절연층(544)을 형성하고, 게이트 절연층(544) 위에 산화물 반도체층(541)을 형성하고, 산화물 반도체층(541) 위에 소스 전극 및 드레인 전극으로서 기능하는 배선을 형성해도 좋다. 이 경우, 소스 전극 및 드레인 전극으로서 기능하는 배선의 한쪽과 배선(534c)이 전기적으로 접속한다. 또한, 소스 전극 및 드레인 전극으로서 기능하는 배선의 다른 한쪽과 게이트 전극(546a)이 전기적으로 접속한다.
이상의 공정에 의해, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 가지고, 오프 전류가 매우 낮은 트랜지스터(505)를 제작할 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 1 내지 실시형태 4에 나타낸 반도체 기억 장치를 가지는 RFID 태그의 형태에 대하여, 도면을 이용하여 설명을 한다.
도 17에 나타낸 회로는 RFID 태그이다. RFID(Radio Frequency IDentification：무선 주파수에 의한 비접촉 자동 식별 기술)는 비접촉으로 기입 정보가 판독되어, 무전지로 동작하고, 내구성, 내후성이 우수하다는 등의 특징을 가진다. 무전지로 동작이 가능한 것은, RFID 태그가 가지는 안테나가 수신하는 전파(이것에는 동작 명령 등이 포함됨)를 회로 내에서 정류함으로써, 전력을 발생시킬 수 있기 때문이다. RFID 태그에는 기능 향상을 위해 유저에 의해 기입, 혹은 다시쓰기가 가능한 메모리를 탑재하는 것이 종종 행해지고 있다.
RFID 태그(1520)는 안테나 회로(1521) 및 신호 처리 회로(1522)를 가진다. 신호 처리 회로(1522)는, 정류 회로(1523), 전원 회로(1524), 복조 회로(1525), 발진 회로(1526), 논리 회로(1527), 메모리 콘트롤 회로(1528), 메모리 회로(1529), 논리 회로(1530), 앰프(1531), 변조 회로(1532)를 가진다. 메모리 회로(1529)는 상기 실시형태의 반도체 기억 장치를 가진다.
안테나 회로(1521)에 의해 수신된 통신 신호는 복조 회로(1525)에 입력된다. 수신되는 통신 신호, 즉 안테나 회로(1521)와 리더/라이터 간에 송수신되는 신호의 주파수는 극초단파대에서는 13.56 MHz, 915 MHz, 2.45 GHz 등이 있고, 각각 ISO 규격 등으로 규정된다. 물론, 안테나 회로(1521)와 리더/라이터간에 송수신되는 신호의 주파수는 이것으로 한정되지 않고, 예를 들면 서브밀리미터파인 300 GHz∼3 THz, 밀리미터파인 30 GHz∼300 GHz, 마이크로파인 3 GHz∼30 GHz, 극초단파인 300 MHz∼3 GHz, 초단파인 30 MHz∼300 MHz의 어느 주파수도 이용할 수 있다. 또한, 안테나 회로(1521)와 리더/라이터간에 송수신되는 신호는 반송파를 변조한 신호이다. 반송파의 변조 방식은 아날로그 변조 또는 디지털 변조이며, 진폭 변조, 위상 변조, 주파수 변조 및 스펙트럼 확산 중 어느 것이어도 좋다. 바람직하게는, 진폭 변조 또는 주파수 변조이다.
발진 회로(1526)로부터 출력된 발진 신호는 클록 신호로서 논리 회로(1527)에 공급된다. 또한, 변조된 반송파는 복조 회로(1525)에서 복조된다. 복조 후의 신호도 논리 회로(1527)에 보내져 해석된다. 논리 회로(1527)에 의해 해석된 신호는 메모리 콘트롤 회로(1528)에 보내진다. 메모리 콘트롤 회로(1528)는 메모리 회로(1529)를 제어하여, 메모리 회로(1529)에 기억된 데이터를 취출하여, 논리 회로(1530)에 보낸다. 논리 회로(1530)에 보내진 신호는, 논리 회로(1530)로 인코드 처리된 후, 앰프(1531)로 증폭된다. 앰프(1531)로 증폭된 신호에 의해, 변조 회로(1532)는 반송파에 변조를 가한다. 이 변조된 반송파에 의해, 리더/라이터가 RFID 태그(1520)로부터의 신호를 인식한다.
정류 회로(1523)에 들어간 반송파는 정류된 후, 전원 회로(1524)에 입력된다. 이와 같이 하여 얻어진 전원 전압을, 전원 회로(1524)로부터 복조 회로(1525), 발진 회로(1526), 논리 회로(1527), 메모리 콘트롤 회로(1528), 메모리 회로(1529), 논리 회로(1530), 앰프(1531), 변조 회로(1532) 등에 공급한다.
신호 처리 회로(1522)와 안테나 회로(1521)에서의 안테나와의 접속에 대해서는 특별히 한정되지 않는다. 예를 들면 안테나와 신호 처리 회로(1522)를 와이어 본딩 접속이나 범프 접속을 이용하여 접속하거나, 혹은 칩화한 신호 처리 회로(1522)의 일면을 전극으로 하여 안테나에 부착한다. 신호 처리 회로(1522)와 안테나와의 부착에는 ACF(anisotropic conductive film；이방성 도전성 필름)를 이용할 수 있다.
안테나는 신호 처리 회로(1522)와 함께 같은 기판 위에 적층하여 형성하거나, 외부 부착의 안테나를 이용한다. 물론, 신호 처리 회로의 상부 혹은 하부에 안테나가 설치된다.
정류 회로(1523)는 안테나 회로(1521)가 수신하는 반송파에 의해 유도되는 교류 신호를 직류 신호로 변환한다.
RFID 태그(1520)는 도 18에 나타낸 바와 같이, 배터리(1581)를 가져도 좋다. 정류 회로(1523)로부터 출력되는 전원 전압이 신호 처리 회로(1522)를 동작시키기에 충분하지 않을 때에는, 배터리(1581)로부터도 신호 처리 회로(1522)를 구성하는 각 회로, 예를 들면 복조 회로(1525), 발진 회로(1526), 논리 회로(1527), 메모리 콘트롤 회로(1528), 메모리 회로(1529), 논리 회로(1530), 앰프(1531), 변조 회로(1532) 등에 전원 전압을 공급한다.
또한, 정류 회로(1523)로부터 출력되는 전원 전압 중 잉여분을 배터리(1581)에 충전할 수 있다. RFID 태그에 안테나 회로(1521) 및 정류 회로(1523)와는 별도로 안테나 회로 및 정류 회로를 더 형성함으로써, 무작위로 발생된 전자파 등으로부터 배터리(1581)에 축적하는 에너지를 얻을 수 있다.
배터리에 전력을 충전함으로써 RFID 태그를 연속적으로 사용할 수 있다. 배터리는 시트 형상으로 형성된 전지를 이용할 수 있다. 예를 들면, 겔상 전해질을 이용하는 리튬 폴리머 전지나, 리튬 이온 전지, 리튬 2차 전지 등을 이용하면, 배터리의 소형화가 가능하다. 또한, 배터리로서 니켈 수소 전지, 니켈 카드뮴 전지, 또는 대용량의 콘덴서 등을 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 5에 나타낸 RFID 태그(1520)의 사용예에 대하여, 도면을 이용하여 설명한다.
RFID 태그(1520)의 용도는 광범위에 이르지만, 예를 들면, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등 (도 19(A) 참조)), 기록 매체(DVD 소프트웨어나 비디오 테이프 등 (도 19(B) 참조)), 포장용 용기류(포장지나 보틀 등 (도 19(C) 참조)), 탈 것류(자전거 등 (도 19(D) 참조)), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 또는 전자기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대전화) 등의 물품, 혹은 각 물품에 다는 꼬리표(도 19(E) 및 도 19(F) 참조) 등에 제공하여 사용할 수 있다.
RFID 태그(1520)는 프린트 기판에 실장하거나, 표면에 붙이거나, 또는 묻음으로써, 물품에 고정된다. 예를 들면, 책이면 종이에 묻거나, 또는 유기 수지로부터 되는 패키지라면 이 유기 수지에 묻어 각 물품에 고정된다. RFID 태그(1520)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 해치는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 RFID 태그(1520)를 형성함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기입 매체, 신변용품, 식품류, 의류, 생활용품류, 또는 전자기기 등에 본 발명의 RFID 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류의 경우에도, RFID 태그(1520)를 부착함으로써, 도난 등에 대한 안전성을 높일 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1 내지 실시형태 3에 나타내는 메모리 소자의 데이터 보유 시간을 회로 시뮬레이션에 의해 검증한 결과를 나타낸다.
도 20에, 시뮬레이션용의 회로도, 및 그 결과를 나타낸다. 도 20(A)에 나타낸 회로는 본 발명의 일 양태인 메모리 소자이며, 다이오드 접속한 트랜지스터(601), 트랜지스터(602), 및 용량 소자(603)를 가진다. 이 회로와 등가인 시뮬레이션용의 회로를 도 20(B)에 나타낸다. 도 20(B)에 나타낸 회로는 저항(611), 트랜지스터(612), 용량(613), 저항(614), 저항(615)을 가진다. 저항(611)은 오프 상태의 다이오드 접속한 트랜지스터(601)와 등가이며, 저항(614)은 트랜지스터(612)의 게이트 리크 성분을 나타내고, 저항(615)은 용량(613)의 전극간 리크 성분을 나타낸다.
기입 직후 상태를 상정하여, 노드(A)의 초기 전압을 2 V로 하여 시뮬레이션을 행하였다. 시뮬레이션 소프트웨어로서는 SIMUCAD DESIGN AUTOMATION사의 Gateway, Version 2.6.12.R을 이용했다. 노드(A)의 전위는 다이오드 접속한 트랜지스터(601)의 오프 전류를 상정한 저항(611), 트랜지스터(612)의 게이트 리크 성분을 상정한 저항(614), 용량(613)의 전극간 리크 성분을 상정한 저항(615) 각각에 의해, 시간 경과에 따라 단조 감소한다. 전위가 낮아져, 트랜지스터(612)의 오프 상태를 유지할 수 없게 되는 시점까지가 데이터의 보유 가능 시간이 된다. 본 실시예에서는 전압이 10% 저하, 즉 1.8 V까지 낮아질 때까지의 기간을 데이터 1이 보유 가능한 기간, 즉 데이터 1 보유 시간으로 정의한다.
조건 1 및 조건 2는 저항(611)의 저항값을 다이오드 접속한 트랜지스터(601)의 채널 영역을 산화물 반도체층으로 형성한 트랜지스터의 오프 전류의 값으로 했다. 조건 3은 저항(611)의 저항값을 다이오드 접속한 트랜지스터(601)의 채널 영역을 산화물 반도체층으로 형성하지 않았던 트랜지스터의 오프 전류의 값으로 했다. 조건 1：2×1020Ω(오프 전류 환산으로 10－20 A), 조건 2：2×1019Ω(오프 전류 환산으로 10－19 A), 조건 3：2×109Ω(오프 전류 환산으로 10－9 A). 저항(614)과 저항(615)의 저항값은 저항(611)의 10배라고 가정했다.
도 20(C)에 시뮬레이션 결과를 나타낸다. 도 20(C)은 경과 시간을 횡축에, 노드(A)의 전압을 종축에 취한 그래프이다. 조건 3에서는 데이터 1 보유 시간은 176.3 μs이었던 것에 비하여, 조건 1에서는 데이터 1 보유 시간은 17.63×106 s(약 200일간), 조건 2에서는 데이터 1 보유 시간은 1.763×106 s(약 20일간)가 되었다. 이 결과로부터, 다이오드 접속한 트랜지스터(601)의 채널 영역을 산화물 반도체층에서 형성함으로써, 현격히 긴 기간 데이터 1을 보유하는 것이 가능하다는 것을 알 수 있었다.
[실시예 2]
본 실시예에서는, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용한 트랜지스터의 오프 전류를 구한 결과에 대하여 설명한다.
먼저, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용한 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여, 채널폭(W)이 1 m로 충분히 큰 트랜지스터를 준비하여 오프 전류의 측정을 행하였다. 채널폭(W)이 1 m인 트랜지스터의 오프 전류를 측정한 결과를 도 21에 나타낸다. 도 21에서, 횡축은 게이트 전압(VG), 종축은 드레인 전류(ID)이다. 드레인 전압(VD)이 ＋1 V 또는 ＋10 V인 경우, 게이트 전압(VG)이 ―5 V에서 ―20 V의 범위에서는 트랜지스터의 오프 전류는, 1×10－12 A 이하인 것을 알 수 있었다. 또한, 트랜지스터의 오프 전류(여기에서는, 단위 채널폭(1μm)당의 값)은 1 aA/μm(1×10－18 A/μm) 이하가 되는 것을 알 수 있었다.
다음에, i형화 또는 실질적으로 i형화된 산화물 반도체층을 이용한 트랜지스터의 오프 전류를 더욱 정확하게 구한 결과에 대하여 설명한다. 상술한 바와 같이, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용한 트랜지스터의 오프 전류는 1×10－12 A 이하인 것을 알 수 있었다. 따라서, 특성 평가용 소자를 제작하여, 보다 정확한 오프 전류의 값(상기 측정에서의 측정기의 검출 한계 이하의 값)을 구한 결과에 대하여 설명한다.
먼저, 전류 측정 방법으로 이용한 특성 평가용 소자에 대하여, 도 22를 참조하여 설명한다.
도 22에 나타낸 특성 평가용 소자는 측정계(800)가 3개 병렬로 접속되어 있다. 측정계(800)는 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 가진다. 트랜지스터(804), 트랜지스터(805), 트랜지스터(806)에는, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용한 트랜지스터를 적용했다.
측정계(800)에서, 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쩍과, 용량 소자(802)의 단자의 한쪽과, 트랜지스터(805)의 소스 단자 및 드레인 단자의 한쪽은, 전원(V2를 부여하는 전원)에 접속되어 있다. 또한, 트랜지스터(804)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽과, 용량 소자(802)의 단자의 다른 한쪽과, 트랜지스터(805)의 게이트 단자는 접속되어 있다. 또한, 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 한쪽과, 트랜지스터(806)의 게이트 단자는 전원(V1를 부여하는 전원)에 접속되어 있다. 또한, 트랜지스터(805)의 소스 단자 및 드레인 단자의 다른 한쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 다른 한쪽은 접속되어, 출력 단자(Vout)로 되어 있다.
또한, 트랜지스터(804)의 게이트 단자에는 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b2)가 공급되고, 트랜지스터(808)의 게이트 단자에는 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위(Vext＿b1)가 공급된다. 또한, 출력 단자로부터는 전위(Vout)가 출력된다.
다음에, 상기의 특성 평가용 소자를 이용한 전류 측정 방법에 대하여 설명한다.
먼저, 오프 전류를 측정하기 위해 전위차를 부여하는 초기화 기간의 대략에 대하여 설명한다. 초기화 기간에는, 트랜지스터(808)의 게이트 단자에 트랜지스터(808)를 온 상태로 하는 전위(Vext＿b1)를 입력하고, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 다른 한쪽이 접속되는 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽, 용량 소자(802)의 단자의 다른 한쪽, 및 트랜지스터(805)의 게이트 단자에 접속되는 노드)인 노드(A)에 전위(V1)를 부여한다. 여기서, 전위(V1)는 예를 들면 고전위로 한다. 또한, 트랜지스터(804)는 오프 상태로 해 둔다.
그 후, 트랜지스터(808)의 게이트 단자에, 트랜지스터(808)를 오프 상태로 하는 전위(Vext＿b1)를 입력하여, 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에, 전위(V1)를 저전위로 한다. 여기에서도, 트랜지스터(804)는 오프 상태로 해 둔다. 또한, 전위(V2)는 전위(V1)와 같은 전위로 한다. 이상에 의해, 초기화 기간이 종료된다. 초기화 기간이 종료된 상태에서는, 노드(A)와 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과의 사이에 전위차가 생기고, 또한, 노드(A)와 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 한쪽과의 사이에 전위차가 생기게 되기 때문에, 트랜지스터(804) 및 트랜지스터(808)에는 약간의 전하가 흐른다. 즉, 오프 전류가 발생한다.
다음에, 오프 전류의 측정 기간의 대략에 대하여 설명한다. 측정 기간에서는, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 한쪽의 단자의 전위(즉 V2), 및, 트랜지스터(808)의 소스 단자 또는 드레인 단자의 다른 한쪽의 단자의 전위(즉 V1)는 저전위로 고정해 둔다. 한편, 측정 기간 중에는, 상기 노드(A)의 전위는 고정하지 않는다(플로팅 상태로 함). 이것에 의해, 트랜지스터(804)에 전하가 흘러 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동한다. 그리고, 노드(A)에 보유되는 전하량의 변동에 따라, 노드(A)의 전위가 변동한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
상기 전위차를 부여하는 초기화 기간, 및, 그 후의 측정 기간에서의 각 전위의 관계의 상세한 사항(타이밍 차트)을 도 23에 나타낸다.
초기화 기간에 있어서, 먼저, 전위(Vext＿b2)를 트랜지스터(804)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V2, 즉 저전위(VSS)가 된다. 그 후, 전위(Vext＿b2)를 트랜지스터(804)가 오프 상태가 되는 전위(저전위)로 하여 트랜지스터(804)를 오프 상태로 한다. 그리고, 다음에, 전위(Vext＿b1)를 트랜지스터(808)가 온 상태가 되는 전위(고전위)로 한다. 이것에 의해, 노드(A)의 전위는 V1, 즉 고전위(VDD)가 된다. 그 후, 전위(Vext＿b1)를 트랜지스터(808)가 오프 상태가 되는 전위로 한다. 이것에 의해, 노드(A)가 플로팅 상태가 되어, 초기화 기간이 종료된다.
그 후의 측정 기간에서는, 전위(V1) 및 전위(V2)를 노드(A)로 전하가 흘러들어가거나, 또는 노드(A)로부터 전하가 흘러나오는 전위로 한다. 여기에서는, 전위(V1) 및 전위(V2)를 저전위(VSS)로 한다. 단, 출력 전위(Vout)를 측정하는 타이밍에서는, 출력 회로를 동작시킬 필요가 생기기 때문에, 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1를 고전위(VDD)로 하는 기간은, 측정에 영향을 주지 않을 정도의 단기간으로 한다.
위에서 설명한 바와 같이 해 전위차를 주어 측정 기간이 개시되면, 시간의 경과와 함께 노드(A)에 보유되는 전하량이 변동하고, 이것에 따라 노드(A)의 전위가 변동한다. 이것은 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미하기 때문에, 시간의 경과와 함께, 출력 단자의 출력 전위(Vout)의 전위도 변화하게 된다.
얻어진 출력 전위(Vout)로부터, 오프 전류를 산출하는 방법에 대하여, 이하에 설명한다.
오프 전류의 산출에 앞서, 노드(A)의 전위(VA)와 출력 전위(Vout)와의 관계를 구해 둔다. 이것에 의해, 출력 전위(Vout)로부터 노드(A)의 전위(VA)를 구할 수 있다. 상기 관계로부터, 노드(A)의 전위(VA)는 출력 전위(Vout)의 함수로서 다음 식과 같이 나타낼 수 있다.
[수학식 1]
Figure 112018083732219-pat00001
또한, 노드(A)의 전하(QA)는 노드(A)의 전위(VA), 노드(A)에 접속되는 용량(CA), 정수(const)를 이용하여, 다음 식과 같이 나타내어진다. 여기서, 노드(A)에 접속되는 용량(CA)은 용량 소자(802)의 용량과 다른 용량의 합이다.
[수학식 2]
Figure 112018083732219-pat00002
노드(A)의 전류(IA)는 노드(A)로 흘러들어가는 전하(또는 노드(A)로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드(A)의 전류(IA)는 다음 식과 같이 나타내어진다.
[수학식 3]
Figure 112018083732219-pat00003
이와 같이, 노드(A)에 접속되는 용량(CA)과 출력 단자의 출력 전위(Vout)로부터, 노드(A)의 전류(IA)를 구할 수 있다.
이상에 나타내는 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인 사이를 흐르는 리크 전류(오프 전류)를 측정할 수 있다.
본 실시예에서는, 채널 길이 L = 10μm, 채널폭(W) = 50μm의 고순도화한 산화물 반도체를 이용하여 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 제작했다. 또한, 병렬된 각 측정계(800)에서, 용량 소자(802a∼802c)의 용량값을 각각, 용량 소자(802a)를 100 fF, 용량 소자(802b)를 1 pF, 용량 소자(802c)를 3 pF로 했다.
또한, 본 실시예에 관한 측정에서는, VDD = 5 V, VSS = 0 V로 했다. 또한, 측정 기간에서는, 전위(V1)를 원칙으로서 VSS로 하고, 10∼300 sec마다, 100 msec의 기간만큼 VDD로 하여 Vout를 측정했다. 또한, 소자에 흐르는 전류(I)의 산출에 이용되는 Δt는 약 30000 sec로 했다.
도 24에, 상기 전류 측정과 관련되는 경과 시간(Time)과 출력 전위(Vout)와의 관계를 나타낸다. 도 24로부터, 시간의 경과에 따라, 전위가 변화하고 있는 양태를 확인할 수 있다.
도 25에는, 상기 전류 측정에 의해 산출된 실온(25℃)에서의 오프 전류를 나타낸다. 또한, 도 25는 소스―드레인 전압(V)과, 오프 전류(I)와의 관계를 나타내는 것이다. 도 25로부터, 소스―드레인 전압이 4 V의 조건에서, 오프 전류는 약 40 zA/μm인 것을 알 수 있었다. 또한, 소스―드레인 전압이 3.1 V인 조건에서, 오프 전류는 10 zA/μm 이하인 것을 알 수 있었다. 또한, 1 zA는 10－21 A를 나타낸다.
또한, 상기 전류 측정에 의해 산출된 85℃의 온도 환경하에서의 오프 전류에 대하여 도 26에 나타낸다. 도 26은, 85℃의 온도 환경하에서의 소스―드레인 전압(V)과 오프 전류(I)와의 관계를 나타내는 것이다. 도 26으로부터, 소스―드레인 전압이 3.1 V의 조건에서, 오프 전류는 100 zA/μm 이하인 것을 알 수 있었다.
이상, 본 실시예에 의해, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용한 트랜지스터에서는, 오프 전류가 충분히 작아지는 것을 확인할 수 있었다. 또한, 실시형태 1 내지 실시형태 3에 나타내는 바와 같은, i형화 또는 실질적으로 i형화된 산화물 반도체층을 채널 영역에 이용하고, 또한 다이오드 접속한 트랜지스터(102, 112, 122, 132)도, 오프 전류가 충분히 작아지는 것을 알 수 있다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 1월 29일 일본 특허청에 출원된, 일련 번호가 2010-019386인 일본 특허 출원에 기초한다.
101：메모리 소자 102：트랜지스터
103：트랜지스터 104：용량 소자
110：메모리 셀 111：메모리 소자
112：트랜지스터 113：트랜지스터
114：용량 소자 115：트랜지스터
116：트랜지스터 117：회로
118：인버터 120：메모리 셀
121：메모리 소자 122：트랜지스터
123：트랜지스터 124：용량 소자
125：트랜지스터 129：영역
130：메모리 셀 131：메모리 소자
132：트랜지스터 133：트랜지스터
134：용량 소자 135：트랜지스터
300：반도체 기억 장치 301：메모리 셀 어레이
302：칼럼 디코더 303：로 디코더
304：인터페이스 회로 305：메모리 셀
310：반도체 기억 장치 311：메모리 셀 어레이
312：메모리 셀 어레이 313：메모리 셀
314：메모리 셀 400：메모리 셀
401：메모리 소자 402：트랜지스터
403：트랜지스터 404：용량 소자
405：트랜지스터 406：트랜지스터
502：트랜지스터 503：트랜지스터
504：용량 소자 505：트랜지스터
506：트랜지스터 508：기판
510：절연층 512：절연층
514：채널 영역 516：저농도 불순물 영역
518：고농도 불순물 영역 519：반도체층
520：반도체층 522：게이트 절연층
524：게이트 절연층 526：게이트 전극
528：용량 전극 530：사이드 월 절연층
532：사이드 월 절연층 534a：배선
534b：배선 534c：배선
534d：배선 534e：배선
534f：배선 536：절연층
538：절연층 540：절연층
541：산화물 반도체층 542：산화물 반도체층
544：게이트 절연층 546a：게이트 전극
546b：배선 552：절연층
554：절연층 601：트랜지스터
602：트랜지스터 603：용량 소자
611：저항 612：트랜지스터
613：용량 614：저항
615：저항 800：측정계
802：용량 소자 802a：용량 소자
802b：용량 소자 802c：용량 소자
804：트랜지스터 805：트랜지스터
806：트랜지스터 808：트랜지스터
1520：RFID 태그 1521：안테나 회로
1522：신호 처리 회로 1523：정류 회로
1524：전원 회로 1525：복조 회로
1526：발진 회로 1527：논리 회로
1528：메모리 콘트롤 회로 1529：메모리 회로
1530：논리 회로 1531：앰프
1532：변조 회로 1581：배터리

Claims (2)

  1. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 1 산화물 반도체층을 포함하고,
    상기 제 1 트랜지스터의 채널폭 1μm당 오프 전류는 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 전위차가 1V 또는 10V인 경우에 1×10-18A/μm 이하인, 반도체 장치.
  2. 반도체 장치로서,
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 한쪽은 상기 제 2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 1 트랜지스터는 제 1 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층은 상기 제 1 산화물 반도체층의 상면에 거의 수직인 방향으로 c축이 배향되는 결정들을 포함하고,
    상기 제 1 트랜지스터의 채널폭 1μm당 오프 전류는 상기 제 1 트랜지스터의 상기 소스와 상기 드레인 사이의 전위차가 1V 또는 10V인 경우에 1×10-18A/μm 이하인, 반도체 장치.
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