JP6405100B2 - 半導体装置 - Google Patents

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本発明は、半導体装置とその駆動方法に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタが挙げられる。
揮発性メモリの一種として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が広く知られている（特許文献１参照）。ＤＲＡＭは、メモリセルを構成するトランジスタを選択して、容量素子に電荷を蓄積することでデータを保持する。ＤＲＡＭのように容量素子に蓄えられた電荷によってデータを保持するメモリセルでは、電荷が時間とともにリークするため、データの保持期間が短く、頻繁にメモリセルにリフレッシュを行う必要がある。そのため、ＤＲＡＭは、データの保持期間において消費電力が大きくなってしまう。
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献２参照）。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいため、当該トランジスタをメモリセルに適用することにより、ＤＲＡＭと比較して、リフレッシュ頻度を低下させることができる（特許文献３参照）。
特開平５−１２８８４５号公報 特開２００７−１２３８６１号公報 特開２０１１−１５１３８４号公報
酸化物半導体を含むトランジスタを有するメモリセルでは、当該トランジスタのオフ電流が極めて小さいため、電源をオフしても、メモリセルに保持されたデータが消去されない場合がある。このような場合、電源をオンした後に、メモリセルのデータを初期化（以下、イニシャライズともいう）する必要がある。
イニシャライズを行う場合は、全てのメモリセルに対してリセットしなければならない。そのためには、全てのメモリセルに順次アクセスして、アドレス指定によって特定されるメモリセルに所定の値（ハイレベルまたはローレベルのデータ）を書き込む必要がある。ところが、全てのアドレスに順次アクセスして、アドレス指定によって特定されるメモリセルに所定の値を書き込む方式では、イニシャライズに時間がかかってしまうという問題があった。
また、特許文献１では、ビット線ＢＬ、及びビット線ＢＬの反転データが入力されるビット線ＢＬＢ＊のそれぞれにメモリセルが接続されているため、全てのメモリセルに対して、一括で同じデータを書き込むことはできない。また、イニシャライズを行う際に、ビット線ＢＬ及びビット線ＢＬＢ＊のそれぞれに対して、チャージまたはディスチャージを行う必要があるため、そのための電力が必要となり消費電力が増加してしまう。
上記問題に鑑み、本発明の一態様では、イニシャライズにかかる時間が短縮された半導体装置を提供することを目的の一とする。また、消費電力が低減された半導体装置を提供することを目的の一とする。
本発明の一態様では、マトリクス状に配置された複数のメモリセルに対して、同じデータを一括で書き込むことで、イニシャライズを行う。
本発明の一態様は、第１の駆動回路、第２の駆動回路、及びメモリセルアレイを有し、メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルはそれぞれ、第１のトランジスタ及び第２のトランジスタを有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と電気的に接続され、第２のトランジスタのゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続され、イニシャライズ期間において、複数のメモリセルのそれぞれに対して、第１のトランジスタをオフ状態とし、第２のトランジスタをオン状態として、複数のメモリセルに対して同じデータを一括で書き込むことを特徴とする半導体装置である。
また、本発明の一態様は、第１の駆動回路、第２の駆動回路、及びメモリセルアレイを有し、メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルはそれぞれ、第１のトランジスタ、第２のトランジスタ、及び容量素子を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方と、容量素子の一対の電極の一方と電気的に接続され、第２のトランジスタのゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続され、イニシャライズ期間において、複数のメモリセルのそれぞれに対して、第１のトランジスタをオフ状態とし、第２のトランジスタをオン状態として、複数のメモリセルに対して同じデータを一括で書き込むことを特徴とする半導体装置である。
上記各構成において、第１のトランジスタ及び第２のトランジスタは、酸化物半導体を有するトランジスタである。
本発明の一態様によれば、イニシャライズにかかる時間が短縮された半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
記憶装置を示す図。 メモリセルを示す回路図及びタイミングチャート。 メモリセルを示す回路図。 メモリセルを示す回路図。 メモリセルアレイを示す回路図。 トランジスタの平面図及び断面図。 トランジスタの構成例。 メモリセルを構成するトランジスタの平面図及び断面図。 メモリセルアレイを含む素子層の斜視図。 携帯型通信機器のブロック図。 メモリ回路のブロック図。 電子書籍のブロック図。 電子機器を示す図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置と、その駆動方法について説明する。
図１に、本発明の一態様に係る半導体装置として、記憶装置２００を示す。図１に示す記憶装置２００は、駆動回路２０１、駆動回路２０２、メモリセルアレイ２０３、メモリコントローラ２０４、及びイニシャライズ回路２０５を有する。
メモリセルアレイ２０３には、複数のメモリセル１００がマトリクス状に配置されている。
駆動回路２０１及び駆動回路２０２は、各メモリセル１００への信号の供給を制御し、データの読み出し時には各メモリセル１００から信号を取得する。例えば、駆動回路２０１をロー駆動回路とし、駆動回路２０２をコラム駆動回路とする。
駆動回路２０１は、ｍ本のワード線ＷＬ１〜ワード線ＷＬｍを介して、複数のメモリセル１００と電気的に接続される。また、駆動回路２０２は、ｎ本のビット線ＢＬ１〜ビット線ＢＬｎ、及びｎ本のビット線ＢＬの反転データが入力されるビット線ＢＬ１Ｂ＊〜ビット線ＢＬｎＢ＊を介して、複数のメモリセル１００と電気的に接続される。また、複数のメモリセル１００のそれぞれは、イニシャライズ回路２０５と電気的に接続される。
また、駆動回路２０２は、コラムデコーダ２１２及びセンスアンプ群２１３を有し、センスアンプ群２１３は、センスアンプ２１３＿１〜２１３＿ｎと、コラムアドレス線ＣＡ〜ＣＡ＿ｎを介して接続されている。
メモリコントローラ２０４には、複数のアドレス信号線ＡＤと、複数のＩ／Ｏ信号線Ｉ／Ｏと、ライトイネーブル信号線ＷＥと、リードイネーブル信号線ＲＥと、イニシャライズ信号線Ｉとが接続されている。メモリコントローラ２０４には、それぞれの信号線を介して各種制御信号である、アドレス信号ＡＤ、Ｉ／Ｏ信号Ｉ／Ｏ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、イニシャライズ信号Ｉが入力される。そして、メモリコントローラ２０４から、各種制御信号が駆動回路２０１、駆動回路２０２、イニシャライズ回路２０５にそれぞれ出力される。
イニシャライズ回路２０５は、トランジスタ２２１と、トランジスタ２２２と、を有するインバータである。以下、トランジスタ２２１はｐチャネル型トランジスタであり、トランジスタ２２２は、ｎチャネル型トランジスタであるとして説明するが、これに限定されず、双方ｎチャネル型トランジスタとしてもよいし、双方ｐチャネル型トランジスタとしてもよい。
イニシャライズ回路２０５は、メモリコントローラ２０４から出力されたイニシャライズイネーブルバー信号ＩＥＢに従って、プレート電圧ＶＰＬＡＴＥを生成し、各メモリセル１００に出力する。
次に、メモリセル１００の回路構成の一例を図２（Ａ）に示す。以下、ビット線ＢＬに接続されたメモリセルについて説明するが、ビット線ＢＬＢ＊と接続されたメモリセルについてもメモリセル１００と同様の構成を有する。
メモリセル１００は、トランジスタ１０１と、トランジスタ１０２と、を有する。以下、トランジスタ１０１及びトランジスタ１０２は、ｎチャネル型トランジスタであるとして説明するが、ｐチャネル型トランジスタとしてもよい。なお、トランジスタ１０１のしきい値電圧は、Ｖｔｈ１０１と表し、トランジスタ１０２のしきい値電圧は、Ｖｔｈ１０２と表す。
トランジスタ１０１のゲートは、ワード線ＷＬと電気的に接続され、ソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、ソース又はドレインの他方は、トランジスタ１０２のソース又はドレインの一方と電気的に接続される。また、トランジスタ１０２のゲート、及びソース又はドレインの他方は、イニシャライズ回路２０５と電気的に接続され、プレート電圧ＶＰＬＡＴＥが印加される。
また、トランジスタ１０１のソース又はドレインの他方と、トランジスタ１０２のソース又はドレインの一方とによって、データ保持ノードＳＮ（Ｓｔｏｒａｇｅ Ｎｏｄｅ）が形成される。
トランジスタ１０１及びトランジスタ１０２は、オフ電流が小さいトランジスタであり、例えば、シリコンのバンドギャップ（１．１ｅＶ）よりも広いバンドギャップを有し、真性キャリア密度がシリコンよりも低い半導体にチャネルが形成される。このような半導体としては、例えば、シリコンの２倍以上のバンドギャップを有することが好ましく、例えば、酸化ガリウム、少なくともインジウム及び亜鉛を含む酸化物半導体、窒化ガリウムなどの窒化物半導体、炭化シリコン、ガリウムヒ素等が挙げられる。本実施の形態では、トランジスタ１０１及びトランジスタ１０２は、酸化物半導体にチャネルが形成されるトランジスタとする。
なお、本明細書で説明するオフ電流とは、トランジスタがオフ状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が０または負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
トランジスタ１０１及びトランジスタ１０２は、例えば、チャネル幅１μｍあたりのオフ電流が、例えば、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とする。
図１に示す記憶装置２００に対して、イニシャライズを行う場合は、全てのメモリセルに対してリセットしなければならない。そのためには、全てのメモリセルに順次アクセスして、アドレス指定によって特定されたメモリセルに所定の値（ハイレベルまたはローレベルのデータ）を書き込むことが行われてきたが、このような方式では、イニシャライズに時間がかかってしまうという問題がある。
また、特許文献１に示すように、ビット線ＢＬ、ビット線ＢＬの反転データが入力されるビット線ＢＬＢ＊のそれぞれにメモリセルが接続されていると、全てのメモリセルに対して、一括で同じデータを書き込むことはできない。また、イニシャライズを行う際に、ビット線ＢＬ及びビット線ＢＬＢ＊のそれぞれに対して、チャージまたはディスチャージを行う必要があるため、そのための電力が必要となり消費電力が増加してしまう。
そこで、本発明の一態様では、メモリセルアレイ２０３が有する全てのメモリセル１００において、図２（Ａ）に示すように、トランジスタ１０２のゲートを、ソース又はドレインの他方と電気的に接続し、トランジスタ１０２を、いわゆるダイオード接続とする。そして、トランジスタ１０２のゲート、及びソース又はドレインの他方を、イニシャライズ回路２０５と電気的に接続することにより、プレート電圧ＶＰＬＡＴＥによってトランジスタ１０２のオンまたはオフを制御することができる。これにより、全てのメモリセル１００に対して一括で同じデータを書き込むことで、イニシャライズを行うこととする。
次に、図１に示す記憶装置２００において、複数のメモリセル１００に対して一括で同じデータを書き込むことでイニシャライズする場合について、図２（Ｂ）に示すタイミングチャートを参照して説明する。なお、複数のメモリセル１００のそれぞれは、データ保持ノードＳＮに、電位ＶＤＤまたは電位ＶＳＳの２状態を保持するとし、電位ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０”とする。
図２（Ｂ）に示す期間Ｔ１は、記憶装置２００の電源がオンした直後である。期間Ｔ１においては、ワード線ＷＬ１〜ＷＬｍの電圧はＧＮＤであり、ビット線ＢＬ１〜ＢＬｎの電圧及びビット線ＢＬの反転データが入力されるビット線ＢＬ１Ｂ＊〜ＢＬｎＢ＊の電圧はＸ（Ｄｏｎ’ｔ ｃａｒｅ）であり、プレート電圧ＶＰＬＡＴＥはＧＮＤである。また、各メモリセル１００のデータ保持ノードＳＮの電圧は不定である。
図２（Ｂ）に示す期間Ｔ２は、各メモリセル１００のイニシャライズの期間である。期間Ｔ２においては、イニシャライズ回路２０５に、メモリコントローラ２０４から出力されたイニシャライズイネーブルバー信号ＩＥＢが入力されると、トランジスタ２２１がオン状態、トランジスタ２２２がオフ状態となり、プレート電圧ＶＰＬＡＴＥを各メモリセル１００に出力する。なお、プレート電圧ＶＰＬＡＴＥは、ＶＤＤ＋Ｖｔｈ１０２とする。これにより、各メモリセル１００が有するトランジスタ１０２はオン状態になり、各メモリセル１００のデータ保持ノードＳＮの電圧は、ＶＤＤ＋Ｖｔｈ１０２からトランジスタ１０２のしきい値電圧Ｖｔｈ１０２分低下したＶＤＤとなる。
メモリセル１００には、データ保持ノードＳＮと基板との寄生容量や、データ保持ノードＳＮと他の配線との寄生容量、データ保持ノードＳＮとトランジスタ１０２のゲートとの寄生容量、トランジスタ１０２のＬｏｖによる寄生容量が存在する。以下、これらの寄生容量を、寄生容量Ｃｓと記す。なお、Ｌｏｖとは、トランジスタのソース電極層またはドレイン電極層と、ゲート電極とが、チャネル長方向に重畳する幅のことをいう。
この寄生容量Ｃｓに、ビット線ＢＬからトランジスタ１０１を介して電荷が蓄積されることにより、データ保持ノードＳＮの電圧がＶＤＤとなり、データ”１”が保持される。その後、プレート電圧ＶＰＬＡＴＥを、トランジスタ１０２がオフ状態となる電位（例えば、ＧＮＤ）として、トランジスタ１０２をオフ状態とする。
以上により、各メモリセル１００のデータ保持ノードＳＮにはデータ”１”が書き込まれ、イニシャライズが完了する。
このように、本発明の一態様に係る記憶装置２００では、複数のメモリセル１００に対して一括で同じデータを書き込むことでイニシャライズを行うことができる。これにより、全てのメモリセルに順次アクセスして、アドレス指定によって特定されるメモリセル１００に所定の値を書き込む必要がなくなるため、イニシャライズにかかる時間を短縮することができる。また、イニシャライズの際に、ビット線ＢＬおよびビット線ＢＬＢ＊へのチャージ又はディスチャージをする必要がなく、全てのメモリセルに一括で特定の値を書き込むことができる。これにより、イニシャライズに必要な消費電力を低減することができる。
トランジスタ１０１及びトランジスタ１０２のオフ電流は極めて小さいため、トランジスタ１０１及びトランジスタ１０２がオフ状態の際に、トランジスタ１０１及びトランジスタ１０２を介してリークする電荷量を著しく小さく抑えることができる。よって、寄生容量Ｃｓに蓄積された電荷は、長期間にわたって保持することができる。
なお、図２（Ｂ）に示すＴ２期間において、プレート電圧ＶＰＬＡＴＥとして、ＶＤＤ＋Ｖｔｈ１０２を印加する場合について説明したが、これに限定されず、電圧ＶＤＤを印加してもよい。この場合には、データ保持ノードＳＮの電位は、電圧ＶＤＤからトランジスタ１０２のしきい値電圧Ｖｔｈ１０２分低下したＶＤＤ−Ｖｔｈ１０２となる。
図２（Ｂ）に示す期間Ｔ３において、記憶装置２００はスタンバイ状態となる。
次に、図２（Ａ）に示すメモリセル１００にデータを書き込み、保持する場合について説明する。
はじめに、ワード線ＷＬの電位を、トランジスタ１０１がオン状態となる電位（例えば、ＶＤＤ）として、トランジスタ１０１をオン状態とする。このときプレート電圧ＶＰＬＡＴＥをＧＮＤとして、トランジスタ１０２をオフ状態とする。
メモリセル１００が有する寄生容量Ｃｓに、ビット線ＢＬからトランジスタ１０１を介して電荷が蓄積されることにより、データ保持ノードＳＮの電圧がＶＤＤまたはＧＮＤとなり、にデータ”１”または”０”が保持される。その後、ワード線ＷＬの電位を、トランジスタ１０１がオフ状態となる電位（例えば、ＧＮＤ）として、トランジスタ１０１をオフ状態とする。
トランジスタ１０１及びトランジスタ１０２のオフ電流は極めて小さいため、トランジスタ１０１及びトランジスタ１０２がオフ状態の際に、トランジスタ１０１及びトランジスタ１０２を介してリークする電荷量を著しく小さく抑えることができる。よって、寄生容量Ｃｓに蓄積された電荷は、長期間にわたって保持される。また、データ保持期間においてメモリセル１００のリフレッシュ頻度を低減することができる。結果として、図１に示す記憶装置２００の消費電力を十分に低減することができる。
次に、メモリセル１００に保持されたデータを読み出す場合について説明する。はじめに、ビット線ＢＬを定められた電圧にプリチャージする（例えば、ＶＤＤ／２）。次に、例えば、ワード線ＷＬの電位をトランジスタ１０１がオン状態となる電位（例えば、ＶＤＤ）として、トランジスタ１０１をオン状態とする。これにより、浮遊状態であるプリチャージされたビット線ＢＬと、寄生容量Ｃｓとが導通し、ビット線ＢＬの寄生容量ＣＢＬと寄生容量Ｃｓとの間で電荷が再分配される。このとき、寄生容量Ｃｓにおいて、”１”が保持されている場合には、ビット線ＢＬの電位がΔｖ上昇し、”０”が保持されている場合には、ビット線ＢＬの電位はΔｖ下降する。なお、Δｖは以下の式で表すことができる。
ビット線ＢＬの電位の変化（Δｖ）を、ビット線ＢＬと電気的に接続されたセンスアンプ（図示せず）によって増幅させることで、メモリセル１００に保持されたデータを読み出すことができる。
このようにして、メモリセル１００にデータの書き込み、保持、及び読み出しを行うことができる。
このように、図２（Ａ）に示すメモリセル１００において、トランジスタ１０１及びトランジスタ１０２のオフ電流は極めて小さいため、トランジスタ１０１及びトランジスタ１０２を介してリークする電荷量を著しく小さく抑えることができる。よって、寄生容量Ｃｓに記憶されたデータは、長期間にわたって保持される。また、データ保持期間においてメモリセル１００のリフレッシュ頻度を低減することができる。結果として、図１に示す記憶装置２００の消費電力を十分に低減することができる。
次に、図２（Ａ）に示す回路構成とは一部異なる回路構成の一例を、図３（Ａ）に示す。
メモリセル１１０は、トランジスタ１０１及びトランジスタ１１２を有する。トランジスタ１１２は第２のゲート（バックゲートともいう）を有する。トランジスタ１１２のバックゲートの電圧を変動させることにより、トランジスタ１１２のしきい値電圧を制御することができる。以下、トランジスタ１１２のしきい値電圧を、Ｖｔｈ１１２と表す。
トランジスタ１０１のゲートは、ワード線ＷＬと電気的に接続され、ソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、ソース又はドレインの他方は、トランジスタ１１２のソース又はドレインの一方と電気的に接続される。また、トランジスタ１１２の第１のゲート、並びにソース又はドレインの他方は、イニシャライズ回路２０５と電気的に接続され、プレート電圧ＶＰＬＡＴＥが印加される。また、トランジスタ１１２の第２のゲートは、配線Ｖ１と電気的に接続される。
トランジスタ１１２がオン状態の際に、配線Ｖ１に正の電位を与えることにより、トランジスタ１１２のしきい値電圧Ｖｔｈ１０２をマイナスシフトさせることができる。これにより、図２（Ｂ）に示す期間Ｔ２（イニシャライズ期間）において、プレート電圧ＶＰＬＡＴＥとしてＶＤＤを印加した場合であっても、トランジスタ１１２のしきい値電圧Ｖｔｈ１１２分低下することを抑制し、データ保持ノードＳＮに電圧ＶＤＤを与えることができる。
また、トランジスタ１１２がオフ状態の際に、配線Ｖ１に負の電位を与えることにより、トランジスタ１１２のしきい値電圧Ｖｔｈ１１２をプラスシフトさせることができる。これにより、トランジスタ１１２のオフ電流をさらに低減させることができる。結果として、図２（Ｂ）に示す期間Ｔ３（スタンバイ期間）において、寄生容量Ｃｓからトランジスタ１１２を介して電荷がリークすることをさらに抑制することができる。
なお、図３においては、トランジスタ１１２にバックゲートを設ける構成としたが、本発明の一態様はこれに限定されない。例えば、図２（Ａ）に示すトランジスタ１０１及びトランジスタ１０２の双方にバックゲートを設ける構成としてもよいし、トランジスタ１０１のみにバックゲートを設ける構成としてもよい。
次に、図２（Ａ）に示す回路構成とは一部異なる回路構成の一例について、図４（Ａ）に示す。
メモリセル１２０は、トランジスタ１０１、トランジスタ１０２、及び容量素子１０３を有する。
トランジスタ１０１のゲートは、ワード線ＷＬと電気的に接続され、ソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、ソース又はドレインの他方は、トランジスタ１０２のソース又はドレインの一方、並びに容量素子１０３の一対の電極の一方と電気的に接続される。また、トランジスタ１０２のゲート、及びソース又はドレインの他方は、イニシャライズ回路２０５と電気的に接続され、プレート電圧ＶＰＬＡＴＥが印加される。また、容量素子１０３の一対の電極の他方は、配線Ｖ２と電気的に接続される。
トランジスタ１０１のソース又はドレインの他方、及びトランジスタ１０２のソース又はドレインの一方と電気的に接続される容量素子１０３を有することにより、寄生容量Ｃｓだけでなく、容量素子１０３にも電荷を蓄積させることができる。
次に、図４（Ａ）に示す回路構成とは一部異なる回路構成の一例について、図４（Ｂ）に示す。図４（Ｂ）に示す回路構成が、図４（Ａ）に示す回路構成と異なる点は、トランジスタ１１２が第２のゲートを有する点にある。
図４（Ｂ）に示すメモリセル１３０は、トランジスタ１０１、トランジスタ１１２、及び容量素子１０３を有する。
トランジスタ１０１のゲートは、ワード線ＷＬと電気的に接続され、ソース又はドレインの一方は、ビット線ＢＬと電気的に接続され、ソース又はドレインの他方は、トランジスタ１１２のソース又はドレイン一方、並びに容量素子１０３の一対の電極の一方と電気的に接続される。また、トランジスタ１１２の第１のゲート、並びにソース又はドレインの他方は、イニシャライズ回路２０５と電気的に接続され、プレート電圧ＶＰＬＡＴＥが印加される。トランジスタ１１２の第２のゲートは、配線Ｖ１と電気的に接続される。また、容量素子１０３の一対の電極のうち他方は、配線Ｖ２と電気的に接続される。
トランジスタ１１２がオン状態の際に、配線Ｖ１に正の電位を与えることにより、トランジスタ１１２のしきい値電圧Ｖｔｈ１１２をマイナスシフトさせることができる。これにより、図２（Ｂ）に示す期間Ｔ２（イニシャライズ期間）において、プレート電圧ＶＰＬＡＴＥとしてＶＤＤを印加した場合であっても、トランジスタ１１２のしきい値電圧Ｖｔｈ１１２分低下することを抑制し、データ保持ノードＳＮに電圧ＶＤＤを与えることができる。
また、トランジスタ１１２がオフ状態の際に、配線Ｖ１に負の電位を与えることにより、トランジスタ１１２のしきい値電圧Ｖｔｈ１１２をプラスシフトさせることができる。これにより、トランジスタ１１２のオフ電流をさらに低減させることができる。結果として、図２（Ｂ）に示す期間Ｔ３（スタンバイ期間）において、データ保持ノードＳＮからトランジスタ１１２を介して電荷がリークすることをさらに抑制することができる。
なお、図４（Ｂ）においては、トランジスタ１１２にバックゲートを設ける構成としたが、これに限定されない。例えば、図４（Ａ）に示すトランジスタ１０１及びトランジスタ１０２の双方のトランジスタにバックゲートを設ける構成としてもよいし、トランジスタ１０１のみにバックゲートを設ける構成としてもよい。
次に、図１に示す記憶装置とは一部異なる記憶装置の一例について、図５に示す。
図５に示す記憶装置２１０では、メモリセルアレイ２０３が、４つのブロック２１３ａ〜２１３ｄに分割されている例を示す。なお、図５において、駆動回路２０２の構成は図１に示す駆動回路２０２と同様であるため、詳細な図示は省略している。
図５に示すように、メモリセルアレイ２０３において、ブロック２１３ａ〜２１３ｄごとに、イニシャライズ回路２０５から、プレート電圧ＶＰＬＡＴＥ１〜ＶＰＬＡＴＥ４が印加される。ブロック２１３ａの各メモリセルは、プレート電圧ＶＰＬＡＴＥ１が印加され、ブロック２１３ｂの各メモリセルは、プレート電圧ＶＰＬＡＴＥ２が印加され、ブロック２１３ｃの各メモリセルは、プレート電圧ＶＰＬＡＴＥ３が印加され、ブロック２１３ｄの各メモリセルは、プレート電圧ＶＰＬＡＴＥ４印加される。
また、イニシャライズ回路２０５は、ブロックの数に応じて、インバータが設けられている。図５においては、イニシャライズ回路２０５は、インバータを４つ有している。また、４つのインバータの入力端子にはそれぞれ、イニシャライズイネーブルバー信号ＩＥＢ１〜ＩＥＢ４が入力される。また、イニシャライズイネーブルバー信号ＩＥＢ１〜ＩＥＢ４に応じて、４つのインバータの出力端子のそれぞれは、プレート電圧ＶＰＬＡＴＥ１〜プレート電圧ＶＰＬＡＴＥ４を出力する。
ブロック２１３ａ〜２１３ｄのイニシャライズは、図２（Ｂ）に示す方法と同様にして行うことができる。つまり、図２（Ｂ）に示す期間Ｔ２においては、イニシャライズ回路２０５は、メモリコントローラ２０４から出力されたイニシャライズイネーブルバー信号ＩＥＢ１〜ＩＥＢ４に従って、プレート電圧ＶＰＬＡＴＥ１〜ＶＰＬＡＴＥ４を各ブロック２１３ａ〜２１３ｄに順次出力する。なお、プレート電圧ＶＰＬＴＥ１〜ＶＰＡＬＴＥ４は、ＶＤＤ＋Ｖｔｈ１０２とする。これにより、プレート電圧ＶＰＬＡＴＥ１〜ＶＰＬＡＴＥ４が印加された順に、各ブロック２１３ａ〜２１３ｄが有する各メモリセル１００のトランジスタ１０２はオン状態となり、各メモリセル１００のデータ保持ノードＳＮの電圧は、ＶＤＤ＋Ｖｔｈ１０２からトランジスタ１０２のしきい値電圧Ｖｔｈ１０２分低下したＶＤＤとなる。以上により、各メモリセル１００のデータ保持ノードＳＮにはデータ１が書き込まれ、イニシャライズが完了する。
メモリセルアレイ２０３において、複数のブロックにプレート電圧ＶＰＬＡＴＥを順次印加することにより、イニシャライズを分割して行うことができる。図５に示すメモリセルアレイ２０３において、ブロック数が４つの場合について説明したが、これに限定されない。また、メモリセルアレイ２０３におけるブロック数は、一度にイニシャライズしたいメモリセル数や、一度にイニシャライズできる電力に応じて適宜設定することができる。また、この場合、イニシャライズ回路２０５が有するインバータは、ブロック数に応じて設けることが好ましい。
本実施の形態は、他の実施の形態等と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、図１に示すメモリセル１００や、その他周辺回路に適用することができるトランジスタについて、図６を参照して説明する。
以下の説明においては、トップゲート構造のトランジスタについて説明するが、トランジスタの構造は、特に限定されず任意の構造とすることができる。トランジスタの構造として、ボトムゲート構造のスタガ型やプレーナ型などを適用することができる。また、トランジスタは、チャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造若しくは３つ形成されるトリプルゲート構造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極を有する構造（本明細書においては、これをデュアルゲート構造という。）でもよい。
図６に、トップゲート型トランジスタの一種であるトップゲートトップコンタクト構造のトランジスタ４２０の構成例を示す。図６（Ａ）は、トランジスタ４２０の平面図であり、図６（Ｂ）は、図６（Ａ）中の一点鎖線Ａ１−Ａ２における断面図である。
トランジスタ４２０は、絶縁表面を有する基板４００上に設けられた絶縁膜４０１と、絶縁膜４０１上に設けられた酸化物半導体層４０４と、酸化物半導体層４０４に接して設けられた導電層４０５ａ及び導電層４０５ｂと、酸化物半導体層４０４、導電層４０５ａ及び導電層４０５ｂ上に設けられたゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４０４と重畳する導電層４０８と、を有する。なお、導電層４０５ａ及び導電層４０５ｂは、ソース電極及びドレイン電極として機能し、導電層４０８は、ゲート電極として機能する。
以下、トランジスタの各構成要素について説明する。
基板４００は、材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、ＹＳＺ（イットリア安定化ジルコニア）基板等を、基板４００として用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板等を用いることもできる。
また、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、プラスチックなどの可撓性基板を用い、該可撓性基板上に直接、トランジスタ４２０を形成してもよい。または、基板４００とトランジスタ４２０との間に剥離層を設けてもよい。剥離層は、その上層にトランジスタの一部あるいは全部を形成した後、基板４００より分離し、他の基板に転載するのに用いることができる。その結果、トランジスタ４２０は耐熱性の劣る基板や可撓性の基板にも転載できる。
絶縁膜４０１は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。
絶縁膜４０１としては、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、絶縁膜４０１と酸化物半導体層４０４との間に、酸素を透過する酸化物膜を設けてもよい。
酸素を透過する酸化物膜としては、酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
導電層４０５ａ、４０５ｂは、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を用いることができる。また、導電層４０５ａ、４０５ｂは、これらの材料を用いて単層構造で形成しても良いし、二層以上の積層構造で形成してもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。
また、導電層４０５ａ、４０５ｂは、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
ゲート絶縁膜４０６は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよい。また、ゲート絶縁膜４０６は、これらの材料を用いて単層構造で形成してもよいし、二層以上の積層構造で形成してもよい。
また、ゲート絶縁膜４０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
導電層４０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、導電層４０８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
また、導電層４０８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
また、導電層４０８とゲート絶縁膜４０６との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体層４０４より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
また、絶縁膜４０９は、酸素、水素、水等のブロッキング効果を有する絶縁膜を用いることが好ましい。ゲート絶縁膜４０６及び導電層４０８上に、絶縁膜４０９を設けることで、酸化物半導体層４０４からの酸素の外部への拡散と、外部から酸化物半導体層４０４への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。絶縁膜４０９は、これらの材料を用いて、単層構造で形成してもよいし、積層構造で形成してもよい。
次に、トランジスタ４２０が有する酸化物半導体層４０４について詳細に説明する。
酸化物半導体層４０４に適用することができる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特に、Ｉｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
酸化物半導体層４０４に適用することができる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体層に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体層の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体層から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体層への脱水化処理（脱水素化処理）によって、酸化物半導体層から酸素が減少してしまうことがある。よって、酸化物半導体層への脱水化処理（脱水素化処理）によって減少してしまった酸素を酸化物半導体に加える、又は酸素を供給し酸化物半導体層の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体層に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある。
このように、酸化物半導体層は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体層とすることができる。なお、実質的に真性とは、酸化物半導体層中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
また、このように、ｉ型又は実質的にｉ型である酸化物半導体層を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体層を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
このように、トランジスタ４２０は、オフ電流を極めて小さくすることができる。よって、トランジスタ４２０を、図２に示すメモリセル１００が有するトランジスタ１０１、１０２に適用することにより、トランジスタ１０１、１０２がオフ状態の際に、トランジスタ１０１、１０２を介してリークする電荷量を著しく小さく抑えることができる。よって、寄生容量Ｃｓに蓄積された電荷を、長期間にわたって保持することができる。また、データ保持期間においてメモリセル１００のリフレッシュ頻度を低減することができる。結果として、図１に示す記憶装置２００の消費電力を十分に低減することができる。また、記憶装置２００に電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたってデータを保持することができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図１４（ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図１４（ｂ）は、図１４（ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図１４（ｃ）は、図１４（ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１４（ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図１５（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図１５（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図１５（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図１５（Ｄ）に、図１５（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面と、の為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図１５（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図１５（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図１５（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビームを用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図１６（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図１６（Ｂ）および図１６（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図１６（Ｂ）と図１６（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
次に、図６に示すトランジスタとは、一部異なるトランジスタの一例について、図７を参照して説明する。
図７（Ａ）に、デュアルゲート構造のトランジスタ４３１を示す。
図７（Ａ）に示すトランジスタ４３１は、絶縁表面を有する基板４００上に設けられた導電層４０２と、導電層４０２上に設けられたゲート絶縁膜４１５と、ゲート絶縁膜４１５を介して導電層４０２と重畳する酸化物半導体層４０４と、酸化物半導体層４０４と接して設けられた導電層４０５ａ、４０５ｂと、導電層４０５ａ、導電層４０５ｂを覆い、酸化物半導体層４０４と接するゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４０４と重畳する導電層４０８と、を有する。
トランジスタ４３１では、導電層４０２及び導電層４０８は、ゲート電極として機能する。一対のゲート電極のうち、一方のゲート電極は、トランジスタのオン状態またはオフ状態を制御するための信号が与えられ、他方のゲート電極は、接地電位や、負の電位などの固定電位が与えられていてもよい。他方のゲート電極に与えられる電位の高さを制御することで、トランジスタ４３１のしきい値電圧を制御することができる。
また、図６では、トランジスタ４２０が有する酸化物半導体層４０４は、単層構造で構成されている例について示したが、本発明の一態様はこれに限定されない。例えば、二層以上の積層構造で構成された酸化物半導体層であってもよい。
図７（Ｂ）に、酸化物半導体層が２層積層されているトランジスタ４３２を示す。
図７（Ｂ）に示すトランジスタ４３２は、絶縁表面を有する基板４００上に設けられた絶縁膜４０１と、絶縁膜４０１上に積層して設けられた酸化物半導体層４０３、４０４と、酸化物半導体層４０４に接して設けられた導電層４０５ａ及び導電層４０５ｂと、酸化物半導体層４０４、導電層４０５ａ及び導電層４０５ｂ上に設けられたゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４０４と重畳する導電層４０８と、を有する。なお、酸化物半導体層４０３及び酸化物半導体層４０４の結晶性は、同じでも良いし、異なっていても良い。
図７（Ｃ）に、酸化物半導体層が３層積層されているトランジスタ４３３を示す。
図７（Ｃ）に示すトランジスタ４３３は、絶縁表面を有する基板４００上に設けられた絶縁膜４０１と、絶縁膜４０１上に積層して設けられた酸化物半導体層４０３、４０４、４１４と、酸化物半導体層４１４に接して設けられた導電層４０５ａ及び導電層４０５ｂと、酸化物半導体層４１４、導電層４０５ａ及び導電層４０５ｂ上に設けられたゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４１４と重畳する導電層４０８と、を有する。なお、酸化物半導体層４０３、酸化物半導体層４０４、及び酸化物半導体層４１４の結晶性は、同じでも良いし、
そして、酸化物半導体層４０３及び酸化物半導体層４１４は、酸化物半導体層４０４を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層４０４よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層４０４は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層４１４は、図７（Ｄ）に示すように、導電層４０５ａ、及び導電層４０５ｂの上層で重畳させて設ける構成としてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、図６に示すトランジスタ４２０が適用されたメモリセルの平面図及び断面図について、図８を参照して説明する。
図８（Ａ）に、トランジスタ４２１及びトランジスタ４２２の平面図を、図８（Ｂ）は、図８（Ａ）中の一点鎖線Ｂ１−Ｂ２における断面図である。なお、図８（Ａ）においては、ゲート絶縁膜４０６、絶縁膜４０９、４１０、導電層４１３については省略して記載している。
トランジスタ４２１及びトランジスタ４２２は、絶縁表面を有する基板４００上の絶縁膜４０１上に設けられている。
トランジスタ４２１は、絶縁膜４０１上に設けられた酸化物半導体層４０４ａと、酸化物半導体層４０４ａに接して設けられた導電層４０５ａ及び導電層４０５ｂと、酸化物半導体層４０４ａ、導電層４０５ａ、及び導電層４０５ｂ上に設けられたゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４０４ａと重畳する導電層４０８ａと、を有する。なお、導電層４０５ａ及び導電層４０５ｂは、ソース電極及びドレイン電極として機能し、導電層４０８ａは、ゲート電極として機能する。
また、トランジスタ４２２は、絶縁膜４０１上に設けられた酸化物半導体層４０４ｂと、酸化物半導体層４０４ｂに接して設けられた導電層４０５ｂ及び導電層４０５ｃと、酸化物半導体層４０４ｂ、導電層４０５ｂ、及び導電層４０５ｃ上に設けられたゲート絶縁膜４０６と、ゲート絶縁膜４０６を介して酸化物半導体層４０４ｂと重畳する導電層４０８ｂと、を有する。また、トランジスタ４２２において、導電層４０８ｂは、コンタクトホール４０７を介して導電層４０５ｃと接している。なお、導電層４０５ｂ及び導電層４０５ｃは、ソース電極及びドレイン電極として機能し、導電層４０８ｂは、ゲート電極として機能する。
トランジスタ４２１及びトランジスタ４２２において、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層４０４ａ及び酸化物半導体層４０４ｂを用いているが、酸化物半導体層４０４ａ及び酸化物半導体層４０４ｂがひとつの半導体領域であってもよい。
ゲート絶縁膜４０６、導電層４０８ａ、導電層４０８ｂを覆うように、絶縁膜４０９、絶縁膜４１０が設けられている。そして、絶縁膜４０９及び絶縁膜４１０に設けられたコンタクトホール４１１には、導電層４１２が埋め込まれている。さらに、絶縁膜４１０及び導電層４１２上には、導電層４１３が設けられている。なお、導電層４１２及び導電層４１３は、ビット線ＢＬとして機能する。
なお、図８には示していないが、図１に示す駆動回路２０１、２０２、イニシャライズ回路２０５などの周辺回路も、酸化物半導体を用いたトランジスタで形成することができる。よって、メモリセルアレイ２０３と、周辺回路とを、酸化物半導体を用いたトランジスタで形成する場合には、半導体装置の作製工程を簡略化することができるため、好ましい。
または、図１に示す駆動回路２０１、２０２、イニシャライズ回路２０５などの周辺回路は、例えば、単結晶シリコンを用いたトランジスタで形成し、メモリセルアレイ２０３は、酸化物半導体を用いたトランジスタで形成してもよい。このような場合、周辺回路上にメモリセルアレイ２０３を形成することができるため、半導体装置の面積を縮小することができる。
また、図９（Ａ）に示すように、酸化物半導体を用いたトランジスタが形成された素子層２５０ａ上に、さらに、酸化物半導体を用いたトランジスタが形成された素子層２５０ｂを形成することができる。図９（Ａ）に示す半導体装置では、素子層２５０ａには、駆動回路２５１ａ、駆動回路２５２ａ、メモリセルアレイ２５３ａが設けられ、素子層２５０ｂには、駆動回路２５１ｂ、駆動回路２５２ｂ、メモリセルアレイ２５３ｂが設けられている。
従来のフラッシュメモリでは、フローティングゲートに電荷を保持させるため、またはその電荷を除去するために高い電圧が必要である。よって、膜質のよいゲート絶縁膜が要求され、かつ記憶素子の構造が複雑であるため、メモリセルアレイ等を積層することは困難であった。また、従来のＤＲＡＭでは、高い集積度を得るために、高さ方向に大きな容量素子の形成が必要であるので、やはり、メモリセルアレイを積層することは困難であった。
これに対し、酸化物半導体を用いたトランジスタを含むメモリセルは、フラッシュメモリやＤＲＡＭと比較して、作製工程を簡略化することができる。また、高温の熱処理も必要ない。また、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいために、電荷を保持する容量素子が小さくてもよい。例えば、図２（Ａ）において説明したように、容量素子は寄生容量であってもよい。これらの特徴から、酸化物半導体を用いたトランジスタを含むメモリセルアレイを積層して作製することが可能であり、半導体装置を集積化することができる。
また、図９（Ｂ）に示すように、例えば、単結晶シリコンを用いたトランジスタが形成された素子層２６０上に、酸化物半導体を用いたトランジスタが形成された素子層２７０ａ、２７０ｂを形成することもできる。図９（Ｂ）に示す半導体装置では、素子層２６０には、駆動回路や、イニシャライズ回路、メモリコントローラなどの周辺回路２６１が設けられ、素子層２７０ａ及び素子層２７０ｂには、それぞれメモリセルアレイ２７３ａ及びメモリセルアレイ２７３ｂが設けられている。なお、周辺回路２６１は、メモリセルアレイ２７３ａ、２７３ｂとそれぞれ電気的に接続されている。
半導体装置を、図９（Ｂ）に示す構成とすることにより、周辺回路２６１をメモリセルアレイ２７３ａ、２７３ｂの真下に設けることができるため、半導体装置の小型化を図ることができる。
図９（Ｂ）に示す周辺回路２６１に設けられるトランジスタは、シリコンの他に、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等の半導体を用い形成することができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図９（Ａ）及び図９（Ｂ）に示す半導体装置において、積層する素子層の数は限定されない。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの電子機器に応用した場合の例を図１０乃至図１３を用いて説明する。
図１０に携帯型通信機器のブロック図を示す。図１０に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されているが、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１１に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１１に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えば、ユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）を記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
図１２に電子書籍のブロック図を示す。図１２はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１２のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本発明の一態様に係る半導体装置は、さまざまな電子機器に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することができる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したノート型のパーソナルコンピュータとすることができる。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯情報端末（ＰＤＡ）とすることができる。
図１３（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１３（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１３（Ｃ）では表示部２７０７）に画像を表示することができる。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した電子書籍２７００とすることができる。
また、図１３（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１３（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロフォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カメラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したスマートフォンとすることができる。
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１３（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したデジタルビデオカメラとすることができる。
図１３（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。また、図示しないが、本体内部にある記憶回路として先の実施の形態に係る記憶装置を適用することもできる。先の実施の形態に係る半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減したテレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３０ 通常
３２ 蛍光板
１００ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１１０ メモリセル
１１２ トランジスタ
１２０ メモリセル
１３０ メモリセル
２００ 記憶装置
２０１ 駆動回路
２０２ 駆動回路
２０３ メモリセルアレイ
２０４ メモリコントローラ
２０５ イニシャライズ回路
２１０ 記憶装置
２１２ コラムデコーダ
２１３ センスアンプ群
２１３＿ｎ センスアンプ
２１３＿１ センスアンプ
２１３ａ ブロック
２１３ｂ ブロック
２１３ｃ ブロック
２１３ｄ ブロック
２２１ トランジスタ
２２２ トランジスタ
２５０ａ 素子層
２５０ｂ 素子層
２５１ａ 駆動回路
２５１ｂ 駆動回路
２５２ａ 駆動回路
２５２ｂ 駆動回路
２５３ａ メモリセルアレイ
２５３ｂ メモリセルアレイ
２６０ 素子層
２６１ 周辺回路
２７０ａ 素子層
２７０ｂ 素子層
２７３ａ メモリセルアレイ
２７３ｂ メモリセルアレイ
４００ 基板
４０１ 絶縁膜
４０２ 導電層
４０３ 酸化物半導体層
４０４ 酸化物半導体層
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０５ａ 導電層
４０５ｂ 導電層
４０５ｃ 導電層
４０６ ゲート絶縁膜
４０７ コンタクトホール
４０８ 導電層
４０８ａ 導電層
４０８ｂ 導電層
４０９ 絶縁膜
４１０ 絶縁膜
４１１ コンタクトホール
４１２ 導電層
４１３ 導電層
４１４ 酸化物半導体層
４１５ ゲート絶縁膜
４２０ トランジスタ
４２１ トランジスタ
４２２ トランジスタ
４３１ トランジスタ
４３２ トランジスタ
４３３ トランジスタ
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ ボタン
２８０２ マイクロフォン
２８０３ 表示部
２８０４ スピーカー
２８０５ カメラ用レンズ
２８０６ 外部接続端子
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド

Claims (5)

  1. 第１の駆動回路、第２の駆動回路、及びメモリセルアレイを有する半導体装置であって、
    前記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルはそれぞれ、第１のトランジスタ及び第２のトランジスタを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、ビット線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、イニシャライズ回路と電気的に接続され、
    前記第２のトランジスタのオン、オフは、前記イニシャライズ回路から出力されるプレート電圧によって制御され、
    イニシャライズ期間において、前記複数のメモリセルのそれぞれに対して、前記第１のトランジスタをオフ状態とし、前記第２のトランジスタをオン状態として、前記複数のメモリセルに対して同じデータを一括で書き込むことを特徴とする半導体装置。
  2. 第１の駆動回路、第２の駆動回路、及びメモリセルアレイを有する半導体装置であって、
    前記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルはそれぞれ、第１のトランジスタ、第２のトランジスタ、及び容量素子を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の一対の電極の一方と、に電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、ビット線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの他方と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、イニシャライズ回路と電気的に接続され、
    前記第２のトランジスタのオン、オフは、前記イニシャライズ回路から出力されるプレート電圧によって制御され、
    イニシャライズ期間において、前記複数のメモリセルのそれぞれに対して、前記第１のトランジスタをオフ状態とし、前記第２のトランジスタをオン状態として、前記複数のメモリセルに対して同じデータを一括で書き込むことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第１のトランジスタ及び前記第２のトランジスタの各々は、酸化物半導体を有するトランジスタであることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記イニシャライズ期間において、ＶＤＤ＋Ｖｔｈのプレート電圧が前記複数のメモリセルのそれぞれに出力され、
    前記Ｖｔｈは、前記第２のトランジスタのしきい値電圧と同じ値の電圧であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記イニシャライズ回路は、第３のトランジスタ及び第４のトランジスタを有し、
    前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと、メモリコントローラと、に電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース及びドレインの一方とは、前記複数のメモリセルのそれぞれと電気的に接続されることを特徴とする半導体装置。
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