TWI517157B - 半導體裝置 - Google Patents

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Description

半導體裝置
所公開的發明關於一種利用半導體元件的半導體裝置及其驅動方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的易失性儲存裝置和即使沒有電力供給也保持儲存內容的非易失性儲存裝置。
作為易失性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
根據上述原理，因為當從DRAM讀出資訊時電容器的電荷消失，所以每次讀出資訊時都需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中因截止狀態下的源極電極和汲極電極之間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按所定的週期再次進行寫入工作(刷新工作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以實現較長期間的儲存保持。
作為易失性儲存裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為SRAM使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非易失性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區域之間具有浮動閘極，在該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行易失性儲存裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的隧道電流會引起構成記憶元件的閘極絕緣層的劣化，因此發生因所定次數的寫入而使記憶元件不能工作的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均等的方法，但是，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。就是說，快閃記憶體不合適於資訊的改寫頻度高的用途。
另外，為了對浮動閘極注入電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有由於電荷的注入或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭第57-105889號公報
鑒於上述問題，所公開的發明的一個方式的目的之一就是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新的結構的半導體裝置。
在所公開的發明中，使用能夠使電晶體的截止電流足夠小的材料，例如作為寬頻隙半導體的氧化物半導體材料，來構成半導體裝置。藉由使用能夠使電晶體的截止電流足夠小的半導體材料，可以在較長期間內保持資訊。
另外，所公開的發明是一種半導體裝置，該半導體裝置包括例如使用寬頻隙半導體構成的儲存單元，並在儲存單元中具備寫入用電晶體、讀出用電晶體及選擇用電晶體。
更明確而言，例如可以採用如下結構。
本發明的一個方式是一種半導體裝置，該半導體裝置包括：寫入字線；讀出字線；位元線；源極電極線；信號線；包括多個儲存單元的儲存單元陣列；包括與信號線電連接的延遲電路的第一驅動電路；以及第二驅動電略。其中，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區的第二電晶體；以及包括第三閘極電極、第三源極電極、第三汲極電極和第三通道形成區的第三電晶體。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極電連接來構成保持電荷的節點。第一汲極電極與第三源極電極電連接。源極電極線與第一源極電極電連接。第一驅動電路藉由位元線與第三汲極電極電連接，並藉由延遲電路及信號線與第二源極電極電連接。第二驅動電路藉由讀出字線與第三閘極電極電連接，並藉由寫入字線與第二閘極電極電連接。
另外，本發明的另一個方式是一種半導體裝置，該半導體裝置包括：至少被施加比電源電位高的電位的寫入字線；讀出字線；位元線；源極電極線；信號線；包括多個儲存單元的儲存單元陣列；包括與信號線電連接的延遲電路的第一驅動電路；第二驅動電路；以及電位轉換電路。其中，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區的第二電晶體；以及包括第三閘極電極、第三源極電極、第三汲極電極和第三通道形成區的第三電晶體。第一通道形成區包括與第二通道形成區不同的半導體材料。第一閘極電極與第二汲極電極電連接來構成保持電荷的節點。第一汲極電極與第三源極電極電連接。源極電極線與第一源極電極電連接。第一驅動電路藉由位元線與第三汲極電極電連接，並藉由延遲電路及信號線與第二源極電極電連接。第二驅動電路藉由讀出字線與第三閘極電極電連接，並藉由寫入字線與第二閘極電極電連接。電位轉換電路將比電源電位高的電位輸出到第二驅動電路。
或者，在上述半導體裝置中，也可以包括一方的電極與保持電荷的節點電連接且另一方的電極與源極電極線電連接的電容元件。
或者，在上述半導體裝置中，第二驅動電路也可以包括與電位轉換電路及寫入字線電連接的升壓用位準轉移器。
或者，在上述半導體裝置中，也可以在位元線和源極電極線之間包括儲存單元之一的多個儲存單元並聯連接。
或者，在上述半導體裝置中，第二電晶體的第二通道形成區也可以包括氧化物半導體。另外，第三通道形成區也可以包括與第一通道形成區相同的半導體材料。
另外，雖然在上述半導體裝置中有時使用氧化物半導體構成電晶體，但是所公開的發明不侷限於此。也可以使用能夠實現與氧化物半導體同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體而可以在極長期間內保持儲存內容。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給(但是，最好固定電位)，也可以在較長期間內保持儲存內容。
另外，在根據所公開的發明的半導體裝置中，資訊的寫入不需要高電壓，而且也沒有元件劣化的問題。例如，不像現有的非易失性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以不發生閘極絕緣層的劣化等的問題。就是說，根據所公開的發明的半導體裝置對改寫次數沒有限制，這是現有的非易失性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以良好地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體(換言之，能夠進行足夠的高速工作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
下面，使用附圖對本發明的實施方式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，附圖等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於附圖等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1A至圖9B對根據所公開的發明的一個方式的半導體裝置的電路結構及工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
<基本電路>
首先，參照圖1A和圖1B對基本電路結構及其工作進行說明。在圖1A所示的半導體裝置中，第一佈線(1st Line)與電晶體160的源極電極(或汲極電極)電連接，第二佈線(2nd Line)與電晶體166的汲極電極(或源極電極)電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極與電晶體162的汲極電極(或源極電極)電連接，電晶體160的汲極電極(或源極電極)與電晶體166的源極電極(或汲極電極)電連接。另外，第五佈線(5th Line)與電晶體166的閘極電極電連接。
在此，例如，將使用氧化物半導體的電晶體用於電晶體162。使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。
另外，對電晶體160、電晶體166沒有特別的限制。從提高資訊的讀出速度的觀點來看，例如，最好使用利用單晶矽的電晶體等的開關速度快的電晶體。
另外，如圖1B所示，也可以以使電晶體160的閘極電極及電晶體162的汲極電極(或源極電極)與電極的一方電連接的方式設置電容元件168。電容元件168的電極的另一方施加有所定的電位。所定的電位例如為GND等。另外，電容元件168的電極的另一方也可以與第一佈線電連接。而且，藉由設置電容元件168來可以在電晶體160的閘極電極中保持多量的電荷，從而可以提高資訊的保持特性。
在圖1A所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，使電晶體162成為導通狀態。由此，對電晶體160的閘極電極施加第三佈線的電位。也就是說，對電晶體160的閘極電極施加所定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)的任一方施加到電晶體160的閘極電極。另外，也可以利用施加三個或其以上的不同的電位的電荷提高儲存容量。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加所定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)並使電晶體166成為導通狀態時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為在寫入時施加QH的情況下，電晶體160成為“導通狀態”，在施加QL的情況下，電晶體160成為“截止狀態”的緣故。因此，藉由第二佈線的電位可以讀出所保持的資訊。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資訊。因此，最好如上所述在其閘極電極保持有根據資訊的電荷的電晶體160與第二佈線之間設置其閘極電極連接到第五佈線的電晶體166。如此，對讀出物件的儲存單元的第五佈線施加適當的電位來使電晶體166成為導通狀態，並且對不是讀出物件的儲存單元的第五佈線施加使電晶體166成為截止狀態的電位，例如接地電位等來使電晶體166成為截止狀態，即可。由此，可以在不根據保持在各儲存單元的電晶體160的閘極電極中的電荷的情況下選擇性地使電連接在不是讀出物件的儲存單元的電晶體160與第二佈線之間的該儲存單元的電晶體166成為截止狀態。由此，因為可以唯讀出連接到讀出物件的儲存單元的第二佈線的電位，所以即使將儲存單元配置為陣列狀也可以容易唯讀出所希望的儲存單元的資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣進行。也就是說，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而使電晶體160的閘極電極成為施加有有關新的資訊的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置藉由再次進行資訊的寫入，可以直接改寫資訊。因此，不需要快閃記憶體等所需要的利用高電壓從浮動閘極抽出電荷的工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，藉由將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接，該汲極電極具有與用作非易失性記憶元件的浮動閘極型電晶體的浮動閘極相同的作用。以下，有時將電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接的部分稱為節點FG。當電晶體162處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體162的漏泄的儲存在節點FG中的電荷的消失。也就是說，藉由使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資訊的非易失性儲存裝置。
例如，當室溫(25℃)下的電晶體162的截止電流為10zA(1zA(zeptoampere)等於1×10-21A)以下時，也可以進行104秒以上的資料保持。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在所公開的發明的半導體裝置中，不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的因將電子注入到浮動閘極或從浮動閘極抽出電子而產生的閘極絕緣膜的劣化的問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除數據時所需要的高電壓。
另外，為了增大半導體裝置的儲存容量，也可以採用多值化的方法。例如，藉由採用對儲存單元之一寫入三個步驟以上的資訊的結構，與寫入兩個步驟(1位元)的資訊的情況相比，可以增大儲存容量。例如，藉由對電晶體160的閘極電極除了如上所述的施加低電位的電荷QL、施加高電位的電荷QH以外還供應施加其他電位的電荷Q，可以實現多值化。在此情況下，即使採用規模較大的電路結構也可以確保足夠的儲存容量。
<應用例子1>
接著，參照圖2A至圖5E對應用圖1A和圖1B所示的電路的更具體電路結構及工作進行說明。
圖2A及圖2B是具有(m×n)個儲存單元170的半導體裝置的電路圖的一個例子。圖2A和圖2B中的儲存單元170的結構與圖1B相同。換言之，圖1B中的第一佈線相當於圖2B中的源極電極線SL，圖1B中的第二佈線相當於圖2A和圖2B中的位元線BL，圖1B中的第三佈線相當於圖2A和圖2B中的信號線S，圖1B中的第四佈線相當於圖2A和圖2B中的寫入字線WWL，圖1B中的第五佈線相當於圖2A和圖2B中的讀出字線RWL(參照圖2B)。但是，在圖2A中，省略圖1B中的作為第一佈線的源極電極線SL。
圖2A和圖2B所示的半導體裝置包括：m個(m是2以上的整數)寫入字線WWL；m個讀出字線RWL；n個(n是2以上的整數)位元線BL；n個信號線S；以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元170的儲存單元陣列；連接到n個位元線BL及n個信號線S的第一驅動電路190；以及連接到m個寫入字線WWL及m個讀出字線RWL的第二驅動電路192。在此，各儲存單元170在各源極電極線SL和位元線BL之間並聯連接。另外，最好採用藉由佈線WRITE及佈線READ連接第一驅動電路190與第二驅動電路192的結構。
另外，位址選擇信號線A_1至位址選擇信號線A_m連接到第二驅動電路192。位址選擇信號線A_1至位址選擇信號線A_m是傳達選擇儲存單元的行方向的位址的信號的佈線。
圖3示出圖2A和圖2B所示的半導體裝置中的第一驅動電路190及第二驅動電路192的具體結構的一個例子。但是，第一驅動電路190及第二驅動電路192的結構不侷限於此。
在圖3中，第一驅動電路190包括：與輸入端子連接的控制電路202；與控制電路202連接的延遲電路204；與延遲電路204及信號線S連接的緩衝電路206；與位元線連接的讀出電路208；以及輸出來自讀出電路208的信號的輸出端子。
另外，在圖3中，第二驅動電路192包括：與位址選擇信號線A_1至位址選擇信號線A_m連接的解碼器210；與解碼器210連接的控制電路212；與控制電路212及寫入字線WWL連接的緩衝電路216；以及與控制電路212及讀出字線RWL連接的緩衝電路218。在此，從第二驅動電路192將接地電位GND或電源電位VDD輸出到寫入字線WWL及讀出字線RWL。
在圖2A和圖2B所示的半導體裝置中，資料的寫入、保持及讀出基本上與圖1A和圖1B的情況相同。以下示出具體的寫入工作。注意，雖然在此作為一個例子對節點FG施加電位V1(比電源電位VDD低的電位，其差等於電晶體162的臨界值)或接地電位GND的情況進行說明，但是對節點FG施加的電位的關係不侷限於此。另外，將對節點FG施加電位V1時保持的資料稱為資料“1”，並且將對節點FG施加接地電位GND(0V)時保持的資料稱為資料“0”。
首先，將與寫入物件的儲存單元170連接的讀出字線RWL的電位設定為GND，將寫入字線WWL的電位設定為VDD，選擇儲存單元170。
在對儲存單元170寫入資料“0”的情況下，對信號線S施加GND。在對儲存單元170寫入資料“1”的情況下，對信號線S施加考慮產生在電晶體162中的電位降低的電位，該電位降低的降低值等於臨界值。
藉由將寫入字線WWL的電位設定為接地電位GND來保持資料。
因為寫入字線WWL施加有接地電位GND，所以在寫入資料“1”或資料“0”的哪一種情況下，電晶體162也成為截止狀態。因為電晶體162的截止電流極小，所以電晶體160的閘極電極的電荷被長時間地保持。
藉由將讀出字線RWL的電位設定為VDD，將寫入字線WWL的電位設定為GND，並選擇讀出物件的儲存單元170，來讀出資料。在此，在各儲存單元170中，在其閘極電極保持有根據資料的電荷的電晶體160和位元線BL之間設置有讀出字線RWL連接到其閘極電極的電晶體166。因此，藉由將連接到不是讀出物件的儲存單元的讀出字線RWL的電位設定為GND，可以容易選擇讀出物件的儲存單元170。如此，因為將讀出資料時的讀出字線RWL的電位設定為電位VDD或接地電位GND即可，所以圖2A和圖2B所示的半導體裝置不需要設置有電位轉換電路或在外部另行設置的電源。
當將讀出字線RWL的電位從GND上升到VDD時，電晶體166的閘極電極的電位上升而成為臨界值以上的值，從而電晶體166成為導通狀態。
當藉由上述讀出工作儲存單元170寫入有資料“1”(電位V1)時，電晶體160成為導通狀態，且位元線BL的電位降低。另外，當寫入有資料“0”(接地電位GND)時，電晶體160成為截止狀態，且位元線BL的電位維持開始讀出時的值或上升。
圖4示出根據圖2A和圖2B的半導體裝置的更詳細的工作的時序圖的例子。時序圖中的READ、A等的名稱示出被施加時序圖所示的電位的佈線，並且當包括多個具有同樣的功能的佈線時，藉由對佈線的名稱的末尾附上_1、_2等來進行區別。注意，雖然在此為了簡化起見對配置有2(行)×2(列)的儲存單元170的半導體裝置的例子進行說明，但是所公開的發明不侷限於此。
圖4所示的時序圖示出如下情況下的各佈線的電位關係，該情況是：對所有儲存單元寫入資料“1”(寫入1)，然後讀出被寫入的所有資料(讀出1)，接著對第一行第一列的儲存單元及第二行第二列的儲存單元寫入資料“1”並對第一行第二列的儲存單元及第二行第一列的儲存單元寫入資料“0”(寫入2)，然後讀出被寫入的所有資料(讀出2)的情況。
在寫入1中，將WRITE設定為高電位，將READ設定為低電位，並且使第一驅動電路190及第二驅動電路192處於能夠進行對儲存單元的寫入的狀態。第二驅動電路192將根據A_1、A_2的電位的行選擇信號輸出到WWL。在此，在A_1、A_2是高電位的情況下，選擇物件的行。另外，被選擇的行的WWL成為高電位，並且RWL成為低電位而與選擇、非選擇無關。
因為在寫入1中對所有儲存單元寫入資料“1”，所以根據選擇行的時序將S_1及S_2設定為高電位。注意，使S_1及S_2的信號輸入期間成為與WWL的信號輸入期間相同的期間或使S_1及S_2的信號輸入期間比WWL的信號輸入期間長。或者，使S_1及S_2的信號輸入遲於WWL的信號輸入。這是因為如果S_1及S_2的信號輸入期間比WWL的信號輸入期間短，則有可能對儲存單元的寫入不夠的緣故。為了使S_1及S_2的信號輸入期間比WWL的信號輸入期間長，最好將延遲電路連接到S_1及S_2來使S_1及S_2的信號輸入遲於WWL的信號輸入。或者，使構成連接到S_1及S_2的緩衝電路的電晶體的通道長度比構成連接到WWL的緩衝電路的電晶體的通道長度大來使S_1及S_2的信號輸入遲於WWL的信號輸入，即可。或者，使構成連接到S_1及S_2的緩衝電路的電晶體的通道寬度比構成連接到WWL的緩衝電路的電晶體的通道寬度小來使S_1及S_2的信號輸入遲於WWL的信號輸入，即可。另外，當進行寫入時BL_1及BL_2的電位不成問題(BL_1及BL_2可以為高電位或低電位)。
在讀出1中，將READ設定為高電位，將WRITE設定為低電位，並且使第一驅動電路190及第二驅動電路192處於能夠進行從儲存單元的讀出的狀態。第二驅動電路192將根據A_1、A_2的電位的行選擇信號輸出到RWL。在此，在A_1、A_2是高電位的情況下，選擇物件的行。另外，被選擇的行的RWL成為高電位，並且WWL成為低電位而與選擇，非選擇無關。
藉由上述工作對BL_1及BL_2施加根據保持在被選擇的行的儲存單元中的資料的電位。另外，當進行讀出時，S_1及S_2的電位不成問題。
寫入2中的各佈線的電位關係與寫入1的情況相同。但是，為了對第一行第一列的儲存單元及第二行第二列的儲存單元寫入資料“1”並對第一行第二列的儲存單元及第二行第一列的儲存單元寫入“0”，根據選擇行的時序將S_1及S_2設定為低電位或高電位。
讀出2中的各佈線的電位關係與讀出1的情況相同。可知對BL_1及BL_2施加根據保持在被選擇的行的儲存單元中的資料的電位。
另外，在上述寫入工作中，為了使輸入到信號線S的信號遲於輸入到寫入字線WWL的信號，最好將圖5A至圖5E所示的延遲電路用作圖3所示的第一驅動電路190內的延遲電路204並連接到信號線S。藉由連接延遲電路204與信號線S，可以使信號線S的電位變化遲於寫入字線WWL的電位變化，從而可以充分地進行對儲存單元170的資訊的寫入。
作為延遲電路，例如可以使用如圖5A所示的串聯有偶數個反相電路的電路。或者，也可以採用圖5B所示的在串聯的偶數個反相電路之間附加電容元件的結構或圖5C所示的在串聯的偶數個反相電路之間附加電阻器的結構。或者，也可以採用圖5D所示的在串聯的偶數個反相電路之間附加電阻器及電容元件的結構。另外，也可以採用圖5E所示的在串聯的偶數個反相電路之間附加模擬開關及電容元件的結構。在此，模擬開關一直處於導通狀態並用作電阻器。另外，因為模擬開關具有寄生電容，所以可以進一步提高延遲效果。
或者，在上述寫入工作中，為了使輸入到信號線S的信號遲於輸入到寫入字線WWL的信號，也可以在設置於第一驅動電路190及第二驅動電路192的緩衝電路中，使第一驅動電路190所具有的緩衝電路的電晶體的通道長度比第二驅動電路192所具有的緩衝電路的電晶體的通道長度大。或者，也可以在設置於第一驅動電路190及第二驅動電路192的緩衝電路中，使第一驅動電路190所具有的緩衝電路的電晶體的通道寬度比第二驅動電路192所具有的緩衝電路的電晶體的通道寬度小。在此情況下也可以使信號線S的電位的變化遲於寫入字線WWL的電位的變化，從而可以抑制對儲存單元170的寫入錯誤。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
<應用例子2>
參照圖6A至圖9B對與圖2A和圖2B所示的電路結構不同的電路結構進行說明。
圖6A和圖6B是具有(m×n)個儲存單元170的半導體裝置的電路圖的一個例子。因為圖6A和圖6B中的儲存單元170的結構與圖2A和圖2B相同，所以省略詳細說明。
圖6A和圖6B所示的半導體裝置包括：m個(m是2以上的整數)寫入字線WWL；m個讀出字線RWL；n個(n是2以上的整數)的位元線BL；n個信號線S；以矩陣狀配置有縱m個(行)×橫n個(列)儲存單元170的儲存單元陣列；電位轉換電路180；連接到n個位元線BL及n個信號線S的第一驅動電路190；以及連接到m個寫入字線WWL及m個讀出字線RWL的第二驅動電路192。在此，電位轉換電路180藉由佈線VHL與第二驅動電路192連接，並對第二驅動電路192輸出比電源電位高的電位(高電位：VH)。另外，在本實施方式中，藉由將佈線WRITE連接到電位轉換電路180來根據第一驅動電路190的輸出轉換電位。另外，最好採用藉由佈線WRITE及佈線READ連接第一驅動電路190與第二驅動電路192的結構。
另外，第二驅動電路192連接有位址選擇信號線A。位址選擇信號線A是傳達選擇儲存單元的行方向的位址的信號的佈線。
圖7示出圖6A和圖6B所示的半導體裝置中的第一驅動電路190及第二驅動電路192的具體結構的一個例子。但是，第一驅動電路190及第二驅動電路192的結構不侷限於此。
在圖7中，第一驅動電路190包括：與輸入端子連接的控制電路202；與控制電路202連接的延遲電路204；與延遲電路204及信號線S連接的緩衝電路206；與位元線連接的讀出電路208；以及輸出來自讀出電路208的信號的輸出端子。另外，作為延遲電路204，可以使用與圖5A至圖5E所示的電路相同的電路。
另外，在圖7中，第二驅動電路192包括：與位址選擇信號線A連接的解碼器210；與解碼器210連接的控制電路212；與控制電路212連接的升壓用位準轉移器214_H；與升壓用位準轉移器214_H及寫入字線WWL連接的緩衝電路216；以及與控制電路212及讀出字線RWL連接的緩衝電路218。第二驅動電路192所包括的升壓用位準轉移器214_H使用在電位轉換電路180中轉換的電位VH進行信號的振幅轉換。在此，對寫入字線WWL輸出GND或VH，並且對讀出字線RWL輸出GND或VDD。
在圖6A和圖6B所示的半導體裝置中，資料的寫入、保持及讀出與圖2A和圖2B的情況相同。但是，在圖6A和圖6B所示的結構中，當進行寫入時可以將寫入字線WWL的電位設定為比電源電位高的電位(VH)。由此，可以防止藉由信號線S施加到節點FG的電位在電晶體162中降低，該降低值等於臨界值。由此，可以對節點FG施加足夠高的電位(例如，VDD)，從而可以在更長期間內保持資料。另外，資料的識別力得到提高。
作為電位轉換電路180，可以使用升壓電路等。圖8示出進行四級升壓的升壓電路的一個例子。在圖8中，向第一電晶體1300的輸入端子(在此，是指作為源極端子或汲極電極端子的與閘極端子連接的端子)供應電源電位VDD。第一電晶體1300的輸出端子(在此，是指作為源極端子或汲極電極端子的不與閘極端子連接的端子)與第二電晶體1310的輸入端子及第一電容元件1350的一方的端子連接。同樣地，第二電晶體1310的輸出端子與第三電晶體1320的輸入端子及第二電容元件1360的一方的端子連接。因為其他部分的連接與上述同樣，所以省略詳細說明，但是也可以說第n電晶體的輸出端子與第n電容元件的一方的端子連接(n：自然數)。在圖8中，最後級的電晶體的輸出端子與連接到電源VDD的電晶體1390連接，但是不侷限於該結構。例如，也可以採用還附加與接地電位GND連接的電容器的結構。另外，在圖8中，第五電晶體1340的輸出成為升壓電路的輸出VH。
另外，對第二電容元件1360的另一方的端子及第四電容元件1380的另一方的端子輸入時鐘信號CP_CLK。另外，對第一電容元件1350的另一方的端子及第三電容元件1370的另一方的端子輸入使時鐘信號CP_CLK反相的時鐘信號。換言之，可以說對第2k的電容元件的另一方的端子輸入時鐘信號CP_CLK，並且對第2k-1的電容元件的另一方的端子輸入其反相時鐘信號(k：自然數)。當然，時鐘信號CP_CLK和反相時鐘信號可以互相調換。
當時鐘信號CP_CLK是Low時，即當反相時鐘信號是High時，給第二電容元件1360及第四電容元件1380充電。與反相時鐘信號電容耦合的節點N1及節點N3的電位升高所定的電壓(相當於時鐘信號CP_CLK的High和Low的電位差的電壓)。另一方面，與時鐘信號CP_CLK電容耦合的節點N2及節點N4的電位降低所定的電壓。
由此，電荷藉由第二電晶體1310、第四電晶體1330移動，節點N2及節點N4的電位升高到所定的值。
接著，當時鐘信號CP_CLK成為High且反相時鐘信號成為Low時，節點N2及節點N4的電位進一步升高。另一方面，節點N1、節點N3、節點N5的電位降低所定的電壓。
由此，電荷藉由第一電晶體1300、第三電晶體1320、第五電晶體1340移動，其結果是，節點N1、節點N3及節點N5的電位升高到所定的電位。如上所述，藉由各節點的電位滿足VN5=VN4(CP_CLK=High)>VN3(CP_CLK=Low)>VN2(CP_CLK=High)>VN1(CP_CLK=Low)>VDD，進行升壓。另外，升壓電路的結構不侷限於進行四級升壓的結構。可以適當地改變升壓電路的級數。另外，作為第一電晶體1300、第二電晶體1310、第三電晶體1320、第四電晶體1330、第五電晶體1340，可以使用n通道型電晶體。並且作為電晶體1390，可以使用p通道型電晶體。
另外，藉由作為用於升壓電路的電晶體使用截止電流特性良好的包括氧化物半導體的電晶體，可以使各節點的電壓的保持時間長。
使用利用電位轉換電路180轉換為高電位的電位從寫入字線WWL將利用第二驅動電路192所包括的升壓用位準轉移器進行振幅轉換的信號輸出到各儲存單元170。再者，也可以使用利用電位轉換電路180轉換為高電位的電位從信號線S將利用第一驅動電路190所包括的升壓用位準轉移器進行振幅轉換的信號輸出到各儲存單元170。
圖9A和圖9B示出升壓用位準轉移器的電路圖的例子。以下對圖9A所示的位準轉移器的結構進行說明。第一p型電晶體1200的源極端子和第三p型電晶體1230的源極端子都電連接到供應電位VH的電源。第一p型電晶體1200的汲極電極端子與第二p型電晶體1210的源極端子電連接，第三p型電晶體1230的汲極電極端子與第四p型電晶體1240的源極端子電連接。第二p型電晶體1210的汲極電極端子與第一n型電晶體1220的汲極電極端子及第三p型電晶體1230的閘極端子電連接，第四p型電晶體1240的汲極電極端子與第二n型電晶體1250的汲極電極端子及第一p型電晶體1200的閘極端子電連接。另外，對第一n型電晶體1220的源極端子和第二n型電晶體1250的源極端子都供應GND(=0[V])。
在圖9A中，輸入信號(I)被輸入到第二p型電晶體1210的閘極端子和第一n型電晶體1220的閘極端子，輸入信號的反相信號(IB)被輸入到第四p型電晶體1240的閘極端子和第二n型電晶體1250的閘極端子。從第四p型電晶體1240的汲極電極端子取出輸出信號(O)。另外，也可以從第二p型電晶體1210的汲極電極端子取出輸出信號的反相信號(OB)。
對圖9A所示的位準轉移器的基本工作進行說明。因為當作為輸入信號(I)輸入High時，第一n型電晶體1220成為導通狀態，所以電位GND被輸入到第三p型電晶體1230的閘極端子，第三p型電晶體1230成為導通狀態，且作為輸出信號的反相信號(OB)輸出Low，而此時的電位成為GND。另一方面，因為此時反相輸入信號(IB)是Low，所以第四p型電晶體1240成為導通狀態，第二n型電晶體1250成為非導通狀態。在此，因為第三p型電晶體1230和第四p型電晶體1240都成為導通狀態，所以作為輸出信號(O)輸出High，此時的電位成為VH。
當輸入信號(I)的電位是Low時，因為圖9A所示的位準轉移器採用對稱結構，所以可以與上述同樣地理解，作為輸出信號(O)輸出Low，此時的電位成為GND。
如上所述，可以得到對所輸入的信號進行振幅轉換的輸出信號(O)。
圖9B示出與圖9A不同的升壓用位準轉移器的電路圖的例子。以下對圖9B所示的位準轉移器的結構進行說明。第一p型電晶體1260的源極端子和第二p型電晶體1280的源極端子都電連接到供應電位VH的電源。第一n型電晶體1270的汲極電極端子與第一p型電晶體1260的汲極電極端子及第二p型電晶體1280的閘極端子電連接，第二n型電晶體1290的汲極電極端子與第二p型電晶體1280的汲極電極端子及第一p型電晶體1260的閘極端子電連接。另外，對第一n型電晶體1270的源極端子和第二n型電晶體1290的源極端子都供應GND(=0[V])。
在圖9B中，輸入信號(I)被輸入到第一n型電晶體1270的閘極端子，輸入信號的反相信號(IB)被輸入到第二n型電晶體1290的閘極端子。從第二n型電晶體1290的汲極電極端子取出輸出信號(O)。另外，也可以從第一n型電晶體1270的汲極電極端子取出輸出信號的反相信號(OB)。
對圖9B所示的位準轉移器的基本工作進行說明。因為當作為輸入信號(I)輸入High時，第一n型電晶體1270成為導通狀態，所以電位GND被輸入到第二p型電晶體1280的閘極端子，第二p型電晶體1280成為導通狀態，且作為輸出信號的反相信號(OB)輸出Low，而此時的電位成為GND。另一方面，因為此時反相輸入信號(IB)是Low，所以第二n型電晶體1290成為非導通狀態。在此，因為第二p型電晶體1280成為導通狀態，所以作為輸出信號(O)輸出High，此時的電位成為VH。
當輸入信號(I)的電位是Low時，因為圖9B所示的位準轉移器採用對稱結構，所以可以與上述同樣地理解，作為輸出信號(O)輸出Low，此時的電位成為GND。
如上所述，可以得到對所輸入的信號進行振幅轉換的輸出信號(O)。
<讀出電路>
接著，參照圖10A至圖10C對可以用於圖3至圖7所示的半導體裝置等的讀出電路208的一個例子進行說明。
圖10A示出讀出電路的概略。該讀出電路具有電晶體和讀出放大器電路。
在讀出資料時，將端子A連接於連接有進行讀出的儲存單元的位元線BL。另外，將偏置電位Vbias施加到電晶體的閘極電極，而控制端子A的電位。
儲存單元170根據儲存的資料表示不同的電阻值。明確地說，在選擇的儲存單元170的電晶體160處於導通狀態時，該儲存單元處於低電阻狀態，而在選擇的儲存單元170的電晶體160處於截止狀態時，該儲存單元處於高電阻狀態。
在儲存單元處於高電阻狀態的情況下，端子A的電位高於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位(資料“0”)。另一方面，在儲存單元處於低電阻狀態的情況下，端子A的電位低於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位(資料“1”)。
像這樣，藉由使用讀出電路，可以從儲存單元讀出資料。另外，本實施方式的讀出電路是一個例子。也可以使用其他眾所周知的電路。另外，讀出電路也可以具有預充電電路。也可以採用連接有連接到參考用儲存單元的位元線代替參考電位Vref的結構。
圖10B示出讀出放大器電路的一個例子的差動讀出放大器。差動讀出放大器具有輸入端子Vin(+)、Vin(-)和輸出端子Vout，放大Vin(+)和Vin(-)之間的差異。在Vin(+)>Vin(-)時，Vout大概為High輸出，而在Vin(+)<Vin(-)時，Vout大概為Low輸出。
圖10C示出讀出放大器電路的一個例子的鎖存型讀出放大器。鎖存型讀出放大器具有輸入輸出端子V1及V2、控制用信號Sp、Sn的輸入端子。首先，將信號Sp設定為High，將信號Sn設定為Low，遮斷電源電位(Vdd)。並且，將進行比較的電位施加到V1和V2。然後，當將信號Sp設定為Low，將信號Sn設定為High，並提供電源電位(Vdd)時，如果進行比較的電位V1in和V2in的關係為V1in>V2in，則V1的輸出為High,V2的輸出為Low。如果進行比較的電位V1in和V2in的關係為V1in<V2in，則V1的輸出為Low,V2的輸出為High。藉由利用這種關係，可以放大V1in和V2in之間的差異。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式2
在本實施方式中，參照圖11A至圖16對根據所公開的發明的一個方式的半導體裝置的結構及其製造方法進行說明。
圖16是對應於圖2B所示的電路的半導體裝置的平面佈局。在基板上設置電晶體160、電晶體166及電容元件168。電晶體160包括半導體層220、第一閘極絕緣層、閘極電極110a、也用作源極電極線SL的源極電極或汲極電極242a以及源極電極或汲極電極242b。電晶體166包括半導體層220、第一閘極絕緣層、也用作讀出字線RWL的閘極電極110b、源極電極或汲極電極242b以及也用作位元線BL的源極電極或汲極電極242c。電容元件168包括第一電極(具有導電性的半導體層222)、藉由接觸孔與源極電極或汲極電極242a連接的第二電極(導電層224)以及用作電介質的第一閘極絕緣層。
在電晶體160、電晶體166及電容元件168上設置絕緣層，並且在該絕緣層上設置電晶體162。電晶體162包括藉由導電層240與用作寫入字線WWL的佈線226電連接的閘極電極148a、氧化物半導體層144、第二閘極絕緣層、藉由接觸孔與閘極電極110a及半導體層222電連接的源極電極142a以及藉由接觸孔與用作信號線S的佈線156電連接的汲極電極142b。最好在電晶體162上設置絕緣層。
半導體層220、具有導電性的半導體層222可以使用與用於後面說明的基板100的半導體材料相同的材料。另外，閘極電極110a、閘極電極110b可以使用與後面說明的材料相同的材料，並且導電層224及佈線226也可以使用相同的材料。另外，閘極電極148a可以使用與後面說明的材料相同的材料。另外，氧化物半導體層144可以使用與後面說明的材料相同的材料。另外，源極電極142a及汲極電極142b可以使用與後面說明的材料相同的材料，源極電極或汲極電極242a至源極電極或汲極電極242c、導電層240也可以使用相同的材料。
以下對具有使圖16所示的半導體裝置高集成化的平面佈局的半導體裝置進行說明。
<半導體裝置的截面結構及平面結構>
圖11A和圖11B是使對應於圖2B所示的電路的半導體裝置高集成化的結構的一個例子。圖11A示出半導體裝置的截面，而圖11B示出半導體裝置的平面。這裏，圖11A相當於沿圖11B的線A1-A2及線B1-B2的截面。圖11A和圖11B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160及電晶體166並在上部具有使用第二半導體材料的電晶體162。在此，最好第一半導體材料是與第二半導體材料不同的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保持電荷。
另外，雖然對上述電晶體都為n通道型電晶體的情況進行說明，但是當然也可以使用p通道型電晶體。另外，所公開的發明的技術本質在於為了保持資訊而將如氧化物半導體那樣的能夠充分地降低截止電流的半導體材料用於電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於這裏所示的結構。另外，雖然在圖11A和圖11B所示的半導體裝置中以頂閘結構形成電晶體160、電晶體162及電晶體166，但是用於半導體裝置的電晶體的結構不侷限於此。例如，也可以以底閘結構形成電晶體162。
圖11A和圖11B中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116a；夾著通道形成區116a地設置的雜質區域120a及雜質區域120b；接觸於雜質區域120a及雜質區域120b的金屬化合物區域124a及金屬化合物區域124b；設置在通道形成區116a上的閘極絕緣層108a；以及設置在閘極絕緣層108a上的閘極電極110a。注意，雖然有時在附圖中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，此時，為了對電晶體的連接關係進行說明，有時將源極區或汲極區也稱為源極電極或汲極電極。換言之，在本說明書中，“源極電極”包括源極區，並且“汲極電極”包括汲極區。
另外，圖11A和圖11B中的電晶體166也與電晶體160同樣地包括：設置在包含半導體材料(例如，矽等)的基板 100中的通道形成區116b；夾著通道形成區116b地設置的雜質區域120b及雜質區域120c；接觸於雜質區域120b及雜質區域120c的金屬化合物區域124b及金屬化合物區域124c；設置在通道形成區116b上的閘極絕緣層108b；以及設置在閘極絕緣層108b上的閘極電極110b。另外，藉由在閘極電極110b上設置導電層142c，當藉由蝕刻等形成電晶體162的源極電極及汲極電極時，可以防止同時閘極電極110b被蝕刻。
另外，在基板100上圍繞電晶體160及電晶體166地設置有元件分離絕緣層106，並且覆蓋電晶體160及電晶體166地設置有絕緣層130。另外，為了實現高集成化，最好採用圖11A和圖11B所示的電晶體160及電晶體166不具有側壁絕緣層的結構。另一方面，在重視電晶體160及電晶體166的特性的情況下，也可以在閘極電極110a及閘極電極110b的側面設置側壁絕緣層，設置包括不同雜質濃度的區域的雜質區域120a至雜質區域120c。
圖11A和圖11B中的電晶體162包括：設置在絕緣層130上的源極電極142a以及汲極電極142b；與源極電極142a以及汲極電極142b電連接的氧化物半導體層144；覆蓋源極電極142a、汲極電極142b和氧化物半導體層144的閘極絕緣層146；在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148a。
在此，氧化物半導體層144最好藉由被充分地去除氫等的雜質，或者被供給充分的氧，而被高純度化。明確地 說，例如將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3以下，最好設定為5×1018atoms/cm3以下，更佳地設定為5×1017atoms/cm3以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能級的氧化物半導體層144中，載子濃度為低於1×1012/cm3，最好為低於1×1011/cm3，更佳地為低於1.45×1010/cm3。例如，可以將電晶體162的室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)設定為100zA(1zA(zeptoampere)等於1×10-21A)以下，最好設定為10zA以下，更佳地設定為1zA以下，進一步佳地設定為100yA以下。另外，電晶體162的截止電流越低越好，但是電晶體162的截止電流的下限值被估計為10-30A。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，雖然在圖11A和圖11B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用不被加工為島狀的結構。在不將氧化物半導體層加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
圖11A和圖11B所示的電容元件168包括源極電極142a 、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極142a用作電容元件168的一方的電極，電極148b用作電容元件168的另一方的電極。
另外，在圖11A和圖11B所示的電容元件168中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極142a和電極148b之間的絕緣性。在此，最好對電極148b施加接地電位等。當然，為了確保足夠的電容，也可以採用不具有氧化物半導體層144的結構的電容元件168。再者，在不需要電容器的情況下，也可以採用不設置電容元件168的結構。
另外，在電晶體162和電容元件168中，最好源極電極142a、汲極電極142b的端部為錐形形狀。這是因為藉由將源極電極142a、汲極電極142b的端部形成為錐形形狀，可以提高氧化物半導體層144的覆蓋性且防止斷開的緣故。在此，將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從垂直於截面(與基板的表面正交的面)的方向觀察具有錐形形狀的層(例如，源極電極142a)時，該層的側面和底面所形成的傾斜角。
在圖11A和圖11B所示的半導體裝置中，重疊於電晶體160地設置有電晶體162及電容元件168。藉由採用這種平面佈局，可以實現高集成化。例如，可以以最小加工尺寸為F，將儲存單元所占的面積設定為15F2至25F2。
在電晶體162和電容元件168上設置有絕緣層150，並且在絕緣層150上設置有絕緣層152。並且，在形成於閘極絕緣層146、絕緣層150、絕緣層152等中的開口中設置電極154，並且在絕緣層152上形成與電極154連接的佈線156。另外，雖然在圖11A和圖11B中使用電極154連接汲極電極142b與佈線156，但是所公開的發明不侷限於此。例如，也可以使佈線156直接接觸於汲極電極142b。
<半導體裝置的製造方法>
接著，對上述半導體裝置的製造方法的一個例子進行說明。以下，首先，參照圖12A至圖13C對下部電晶體160及電晶體166的製造方法進行說明，然後參照圖14A至圖15C對上部電晶體162以及電容元件168的製造方法進行說明。
<下部電晶體的製造方法>
首先，準備包含半導體材料的基板100(參照圖12A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。這裏，作為一個例子，示出使用單晶矽基板作為包含半導體材料的基板100時的情況。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板。但是，在本說明書等中，“SOI基板”還指在絕緣表面上設置有包括矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的基板。
作為包含半導體材料的基板100，最好使用矽等的單晶半導體基板，因為這樣可以使半導體裝置的讀出工作高速化。
在基板100上形成成為用來形成元件分離絕緣層的掩模的保護層102(參照圖12A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。另外，在該製程的前後，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界值電壓。在半導體為矽時，作為賦予n型導電性的雜質，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質，例如可以使用硼、鋁、鎵等。
接著，將上述保護層102用作掩模進行蝕刻，去除不被保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成與其它的半導體區域分離的半導體區域104(參照圖12B)。該蝕刻最好使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接著，以覆蓋半導體區域104的方式形成絕緣層，並選擇性地去除與半導體區域104重疊的區域的絕緣層，從而形成元件分離絕緣層106(參照圖12C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等形成。作為去除絕緣層的方法，有CMP(化學機械拋光)等的拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後或在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104的表面上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是後面成為閘極絕緣層的層，例如可以藉由半導體區域104表面的熱處理(熱氧化處理或熱氮化處理等)形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層最好採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或多層結構。另外，至於絕緣層的厚度，例如可以設定為1nm以上且100nm以下，最好為10nm以上且50nm以下。
可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成包含導電材料的層。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，在本實施方式中，作為一個例子示出使用金屬材料形成包含導電材料的層時的情況。
然後，藉由對絕緣層及包含導電材料的層選擇性地進行蝕刻來形成閘極絕緣層108a、閘極絕緣層108b、閘極電極110a及閘極電極110b(參照圖12C)。
接著，對半導體區域104添加磷(P)或砷(As)等形成通道形成區116a、通道形成區116b及雜質區域120a至雜質區域120c(參照圖12D)。這裏，為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。這裏，雖然可以適當地設定所添加的雜質的濃度，但是當半導體元件被高度微型化時，最好將其濃度設定為高。
另外，也可以在閘極電極110a及閘極電極110b的周圍形成側壁絕緣層形成以不同濃度添加了雜質元素的雜質區域。
接著，以覆蓋閘極電極110a及閘極電極110b、雜質區域120a至雜質區域120c等的方式形成金屬層122(參照圖13A)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。最好使用藉由與構成半導體區域104的半導體材料起反應來成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料發生反應。由此，形成接觸於雜質區域120a至雜質區域120c的金屬化合物區域124a至金屬化合物區域124c(參照圖13A)。另外，當使用多晶矽等作為閘極電極110a及閘極電極110b時，在閘極電極110a及閘極電極110b中的與金屬層122接觸的部分中也形成金屬化合物區域。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，最好使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合物區域藉由金屬材料與半導體材料之間的反應形成並具有足夠高的導電性。藉由形成該金屬化合物區域，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124a至金屬化合物區域124c之後，去除金屬層122。
接著，以覆蓋藉由上述製程形成的各結構的方式形成絕緣層130(參照圖13B)。絕緣層130可以使用包含氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是最好將低介電常數(low-k)材料用於絕緣層130，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層130。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層130。另外，絕緣層130可以採用單層結構或兩層以上的疊層結構。
藉由上述製程形成使用包含半導體材料的基板100的電晶體160及電晶體166(參照圖13B)。這種電晶體160及電晶體166具有能夠進行高速工作的特徵。因此，藉由將該電晶體用作讀出用電晶體及讀出時的儲存單元選擇用電晶體，可以高速地讀出資訊。
然後，作為形成電晶體162及電容元件168之前的處理，對絕緣層130進行CMP處理來使閘極電極110a及閘極電極110b的上面露出(參照圖13C)。作為使閘極電極110a及閘極電極110b的上面露出的處理，除了CMP處理之外還可以使用蝕刻處理等，但是為了提高電晶體162的特性，最好使絕緣層130的表面盡可能地平坦。
另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
<上部電晶體的製造方法>
接著，在閘極電極110a及閘極電極110b、絕緣層130等上形成導電層，並且對該導電層選擇性地進行蝕刻來形成源極電極142a、汲極電極142b及導電層142c(參照圖14A)。
作為導電層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將源極電極142a及汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
最好以形成的源極電極142a及汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裏，錐形角例如最好為30°以上且60°以下。藉由以源極電極142a及汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極142a的下端部與汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，最好使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且聚焦深度大。由此，可以將後面形成的電晶體的通道長度(L)形成為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
另外，藉由在閘極電極110b上設置導電層142c，當對導電層進行蝕刻時，可以防止同時閘極電極110b被蝕刻。
另外，也可以在絕緣層130上設置用作基底的絕緣層。該絕緣層可以使用PVD法或CVD法等形成。
接著，以覆蓋源極電極142a及汲極電極142b的方式形成氧化物半導體層，然後對該氧化物半導體層選擇性地進行蝕刻形成氧化物半導體層144(參照圖14B)。
可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類；三元金屬氧化物的In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類；二元金屬氧化物的In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類、In-Ga-O類；一元金屬氧化物的In-O類、Sn-O類、Zn-O類等形成氧化物半導體層。另外，也可以使上述氧化物半導體包含In、Ga、Sn、Zn以外的元素，例如SiO2。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻充分高而能夠充分地降低截止電流且電場效應遷移率也高，所以作為用於半導體裝置的半導體材料合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3(ZnO)m(m>0)的氧化物半導體材料。此外，還有使用M代替Ga的表示為InMO3(ZnO)m(m>0)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
作為用於以濺射法形成氧化物半導體層的靶材，最好使用由In:Ga:Zn=1:x:y(x為0以上，y為0.5以上且5以下)的組成比表示的靶材。例如，可以使用其組成比為In2O3:Ga2O3:ZnO=1:1:2[摩爾數比](x=1，y=1)的靶材等。另外，還可以使用組成比為In2O3:Ga2O3:ZnO=1:1:1[摩爾數比](x=1，y=0.5)的靶材、組成比為In2O3:Ga2O3:ZnO=1:1:4[摩爾數比](x=1，y=2)的靶材或組成比為In2O3:Ga2O3:ZnO=1:0:2[摩爾數比](x=0，y=1)的靶材。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In:Zn=50:1至1:2(換算為摩爾數比則為In2O3:ZnO=25:1至1:4)，最好為In:Zn=20:1至1:1(換算為摩爾數比則為In2O3:ZnO=10:1至1:2)，更佳地為In:Zn=15:1至1.5:1(換算為摩爾數比則為In2O3:ZnO=15:2至3:4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In:Zn:O=X:Y:Z時，滿足Z>1.5X+Y的關係。
在本實施方式中，利用使用In-Ga-Zn-O類的金屬氧化物靶材的濺射法形成氧化物半導體層。
將金屬氧化物靶材中的金屬氧化物的相對密度設定為80%以上，最好設定為95%以上，更佳地設定為99.9%以上。藉由使用相對密度高的金屬氧化物靶材，可以形成具有緻密結構的氧化物半導體層。
氧化物半導體層的形成氣圍最好為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，最好使用氫、水、羥基或氫化物等的雜質的濃度降低到1ppm以下(最好的是濃度為10ppb以下)的高純度氣體氣圍。
當形成氧化物半導體層時，例如，將被處理物放入保持為減壓狀態的處理室內，並對被處理物進行加熱以使被處理物溫度達到100℃以上且低於550℃，最好為200℃以上且400℃以下。或者，也可以將形成氧化物半導體層時的被處理物的溫度設定為室溫(25℃±10℃)。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材形成氧化物半導體層。藉由邊加熱被處理物邊形成氧化物半導體層，可以減少氧化物半導體層中含有的雜質。另外，可以減輕因濺射而帶來的損傷。最好使用吸附式真空泵去除殘留在處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，由此可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層的形成條件，例如可以採用以下條件：被處理物與靶材之間的距離為170mm，壓力為0.4Pa，直流(DC)電力為0.5kW、氣圍為氧(氧100%)氣圍或氬(氬100%)氣圍或氧和氬的混合氣圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(成膜時形成的粉狀物質等)且膜厚分佈也變得均勻，所以是較佳的。將氧化物半導體層的厚度設定為1nm以上且50nm以下，最好為1nm以上且30nm以下，更佳地為1nm以上且10nm以下。藉由採用該厚度的氧化物半導體層，可以抑制伴隨微型化的短通道效應。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以可以根據使用的材料及用途等選擇適宜的厚度。
另外，在利用濺射法形成氧化物半導體層之前，最好進行藉由引入氬氣體來產生電漿的反濺射來去除形成表面(例如絕緣層130的表面)上的附著物。這裏，反濺射是指以下一種方法：通常的濺射是使離子碰撞濺射靶材，而反濺射與其相反，其藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氣圍下對處理表面一側施加高頻電壓以在被處理物附近生成電漿的方法等。另外，也可以使用氮、氦、氧等氣圍代替氬氣圍。
然後，最好對氧化物半導體層進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層中的過量的氫(包括水及羥基)而改善氧化物半導體層的結構，從而降低能隙中的缺陷能級。例如，可以將第一熱處理的溫度設定為300℃以上且低於550℃，或者400℃以上且500℃以下。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層接觸大氣以防止水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以採用GRTA處理，即：將被處理物放入被加熱的惰性氣體氣圍中，在進行幾分鐘的加熱之後，再將被處理物從該惰性氣體氣圍中取出。藉由利用GRTA處理可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也有可能適用該方法。另外，在處理中，還可以將惰性氣體換為含有氧的氣體。這是由於以下緣故：藉由在含有氧的氣圍中進行第一熱處理，可以降低因氧缺損而引起能隙中的缺陷能級。
另外，作為惰性氣體氣圍，最好採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，最好引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，更佳地為7N(99.99999%)以上(即，雜質濃度為1ppm以下，最好設定為0.1ppm以下)。
總之，藉由利用第一熱處理減少雜質以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層，可以實現具有極優越的特性的電晶體。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層之後、形成閘極絕緣層之後或形成閘極電極之後等進行該脫水化處理或脫氫化處理。另外，該脫水化處理、脫氫化處理不限於一次，而可以進行多次。
氧化物半導體層的蝕刻可以進行在上述熱處理之前或在上述熱處理之後。另外，從元件的微型化的觀點而言，最好使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻的材料適當地選擇蝕刻氣體或蝕刻液。另外，當元件中的洩漏等不成為問題時，也可以不將氧化物半導體層加工為島狀而使用。
接著，形成接觸於氧化物半導體層144的閘極絕緣層146，然後在閘極絕緣層146上的與氧化物半導體層144重疊的區域中形成閘極電極148a，並且在與源極電極142a重疊的區域中形成電極148b(參照圖14C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146最好以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、氧化鎵、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作最好將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1nm以上且100nm以下，最好為10nm以上且50nm以下。
但是，當將閘極絕緣層形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩漏電流的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
最好在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，最好為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，其向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼倂第二熱處理，或在第二熱處理中兼倂第一熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理中的至少一方，可以以使其儘量不包含其主要成分以外的雜質的方式使氧化物半導體層144高純度化。
藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻，來可以形成閘極電極148a及電極148b。成為閘極電極148a及電極148b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極142a等的情況相同而可以參照有關內容。
接著，在閘極絕緣層146、閘極電極148a及電極148b上形成絕緣層150及絕緣層152(參照圖15A)。絕緣層150及絕緣層152可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料形成。
另外，作為絕緣層150、絕緣層152最好使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150、絕緣層152的介電常數低，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。
另外，在本實施方式中，雖然採用絕緣層150與絕緣層152的疊層結構，但是所公開的發明的一個方式不侷限於此。既可以採用單層結構，又可以採用三層以上的疊層結構。另外，也可以不設置絕緣層。
另外，最好將上述絕緣層152的表面形成得較為平坦。這是由於：藉由使絕緣層152的表面形成得較為平坦，當將半導體裝置微型化等時，也可以順利地在絕緣層152上形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行絕緣層152的平坦化。
接著，在閘極絕緣層146、絕緣層150、絕緣層152中形成到達汲極電極142b的開口(參照圖15B)。藉由使用掩模等選擇性地進行蝕刻來進行該開口的形成。
然後，在上述開口中形成電極154，並且在絕緣層152上形成與電極154接觸的佈線156(參照圖15C)。
例如，電極154可以藉由在使用PVD法或CVD法等在包括開口的區域中形成導電層之後，使用蝕刻處理或CMP等的方法去除上述導電層的一部分，來形成。
更明確而言，例如，可以在包括開口的區域中藉由PVD法形成薄的鈦膜，並藉由CVD法形成薄的氮化鈦膜，然後埋入開口地形成鎢膜。在此藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此汲極電極142b)的接觸電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
另外，當去除上述導電層的一部分形成電極154時，最好進行加工來使其表面平坦。例如，當在包括開口的區域中形成薄的鈦膜或氮化鈦膜，然後埋入開口地形成鎢膜時，可以藉由後面的CMP處理來去除不需要的鎢、鈦、氮化鈦等並提高其表面的平坦性。如此，藉由使包括電極154的表面平坦化，可以在後面的製程中形成良好的電極、佈線、絕緣層、半導體層等。
佈線156在使用濺射法等的PVD法或電漿CVD法等的CVD法形成導電層之後對該導電層進行構圖來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。作為詳細內容，與源極電極142a等相同。
藉由上述步驟完成使用被高純度化的氧化物半導體層 144的電晶體162及電容元件168(參照圖15C)。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3以下，最好為5×1018atoms/cm3以下，更佳地為5×1017atoms/cm3以下。另外，氧化物半導體層144的載子密度與通常的矽晶圓中的載子密度(1×1014/cm3左右)相比是足夠小的值(例如，低於1×1012/cm3，更佳地為低於1.45×1010/cm3)。並且，電晶體162的截止電流也足夠小。例如，可以將電晶體162的室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)設定為100zA(1zA(zeptoampere)等於1×10-21A)以下，最好設定為10zA以下，更佳地設定為1zA以下，進一步佳地設定為100yA以下。另外，電晶體162的截止電流越低越好，但是電晶體162的截止電流的下限值被估計為10-30A。
如此，藉由使用被高純度化而被本質化的氧化物半導體層144，容易充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間內保持儲存內容的半導體裝置。
以上本實施方式所示的結構、方法等可以與其他實施方式所示的結構和方法等適當地組合而使用。
實施方式3
在本實施方式中，使用圖17A至圖17F對將之前的實施方式所說明的半導體裝置應用於電子設備的情況進行說明。在本實施方式中，說明將上述半導體裝置應用於電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)；數位相機、數碼攝像機等影像拍攝裝置；電子紙；電視裝置(也稱為電視或電視接收機)等的電子設備的情況。
圖17A示出筆記本型個人電腦，包括框體701、框體702、顯示部703以及鍵盤704等。之前的實施方式所示的半導體裝置設置在框體701和框體702中的至少一個中。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的筆記本型個人電腦。
圖17B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。之前的實施方式所示的半導體裝置設置在主體711中。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的可攜式資訊終端。
圖17C示出安裝有電子紙的電子書閱讀器，該電子書閱讀器720包括框體721和框體723的兩個框體。框體721和框體723分別設置有顯示部725和顯示部727。框體721和框體723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，框體721包括電源731、操作鍵733以及揚聲器735等。之前的實施方式所示的半導體裝置設置在框體721和框體723中的至少一個。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的電子書閱讀器。
圖17D示出行動電話機，包括框體740和框體741的兩個框體。再者，框體740和框體741滑動而可以從如圖17D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，框體741包括顯示面板742、揚聲器743、麥克風744、定位裝置746、照相用透鏡747以及外部連接端子748等。此外，框體740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，顯示面板742具備觸摸屏功能，圖17D使用虛線示出被顯示出來的多個操作鍵745。另外，天線內置在框體741中。之前的實施方式所示的半導體裝置設置在框體740和框體741中的至少一個。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的行動電話機。
圖17E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。之前的實施方式所示的半導體裝置設置在主體761中。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的數位相機。
圖17F示出電視裝置，該電視裝置770包括框體771、顯示部773以及支架775等。可以藉由框體771具有的開關和遙控操作機780來進行電視裝置770的操作。框體771和遙控操作機780安裝有之前的實施方式所示的半導體裝置。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低的電視裝置。
如上所述，本實施方式所示的電子設備安裝有根據之前的實施方式的半導體裝置。所以，可以實現耗電量被降低的電子設備。
實施例1
在本實施例中，對求出使用被高純度化的氧化物半導體的電晶體的截止電流的結果進行說明。
首先，考慮到使用被高純度化的氧化物半導體的電晶體的截止電流足夠小，準備通道寬度W為1m的足夠大的電晶體進行截止電流的測量。圖18示出對通道寬度W為1m的電晶體的截止電流進行測量的結果。在圖18中，橫軸示出閘極電壓VG，縱軸示出汲極電極電流ID。當汲極電極電壓VD為+1V或+10V時，在閘極電壓VG為-5V至-20V的範圍內，電晶體的截止電流為檢出限1×10-12A以下。另外，可知電晶體的截止電流(這裏，單位通道寬度(1μm)的值)為1aA/μm(1×10-18A/μm)以下。
接著，對進一步準確地求出使用被高純度化的氧化物半導體的電晶體的截止電流的結果進行說明。如上所述，已知使用被高純度化的氧化物半導體的電晶體的截止電流為測量器的檢出限1×10-12A以下。在此，對形成特性評價用元件求出更為準確的截止電流的值(上述測量中的測量器的檢出限以下的值)的結果進行說明。
首先，參照圖19對在電流測量方法中使用的特性評價用元件進行說明。
在圖19所示的特性評價用元件中並聯有三個測量系統800。每個測量系統800分別包括電容元件802、電晶體804、電晶體805、電晶體806及電晶體808。作為電晶體804、電晶體805、電晶體806、電晶體808，使用利用被高純度化的氧化物半導體的電晶體。
在測量系統800中，電晶體804的源極端子和汲極電極端子中的一方、電容元件802的端子的一方及電晶體805的源極端子和汲極電極端子中的一方電連接到電源(提供V2的電源)。另外，電晶體804的源極端子和汲極電極端子中的另一方、電晶體808的源極端子和汲極電極端子中的一方及電容元件802的端子的另一方與電晶體805的閘極端子電連接。此外，電晶體808的源極端子和汲極電極端子中的另一方、電晶體806的源極端子和汲極電極端子中的一方及電晶體806的閘極端子電連接到電源(提供V1的電源)。另外，電晶體805的源極端子和汲極電極端子中的另一方與電晶體806的源極端子和汲極電極端子中的另一方電連接而成為輸出端子。
另外，對電晶體804的閘極端子提供控制電晶體804的導通狀態及截止狀態的電位Vext_b2，並對電晶體808的閘極端子提供控制電晶體808的導通狀態及截止狀態的電位Vext_b1。此外，從輸出端子輸出電位Vout。
接著，對使用上述特性評價用元件的電流測量方法進行說明。
首先，對為了測量截止電流施加電位差的初期期間的概況進行說明。在初期期間中，對電晶體808的閘極端子輸入使電晶體808成為導通狀態的電位Vext_b1，並對電連接到電晶體804的源極端子或汲極電極端子的另一方的節點A(也就是說，電連接到電晶體808的源極端子和汲極電極端子中的一方、電容元件802的端子的另一方及電晶體805的閘極端子的節點)提供電位V1。這裏，例如將電位V1設定為高電位。另外，使電晶體804處於截止狀態。
然後，對電晶體808的閘極端子輸入使電晶體808成為截止狀態的電位Vext_b1，以使電晶體808成為截止狀態。在使電晶體808變為截止狀態之後將電位V1設定為低電位。這裏也使電晶體804處於截止狀態。另外，將電位V2設定為與電位V1相同的電位。由此，初期期間結束。在初期期間完成的狀態下，由於在節點A與電晶體804的源極端子和汲極電極端子中的一方之間產生電位差，並且在節點A與電晶體808的源極端子和汲極電極端子中的另一方之間也產生電位差，所以電晶體804及電晶體808中有極少量的電荷流過。也就是說，發生截止電流。
接著，對截止電流的測量期間的概況進行說明。在測量期間中，將電晶體804的源極端子或汲極電極端子的一方的端子的電位(也就是V2)以及電晶體808的源極端子或汲極電極端子的另一方的端子的電位(也就是V1)固定為低電位。另一方面，在測量期間中不固定上述節點A的電位(浮動狀態)。由此，在電晶體804中流過電荷，隨時間的推移節點A所保持的電荷量也發生變化。並且，隨著節點A所保持的電荷量的變化節點A的電位也發生變化。也就是說，輸出端子的輸出電位Vout也發生變化。
使用圖20示出上述施加電位差的初期期間以及其後的測量期間中的各電位關係的詳細情況(時序圖)。
在初期期間中，首先，將電位Vext_b2設定為使電晶體804成為導通狀態的電位(高電位)。由此，節點A的電位成為V2，即，成為低電位(VSS)。注意，不是必須要對節點A提供低電位(VSS)。然後，將電位Vext_b2設定為使電晶體804成為截止狀態的電位(低電位)以使電晶體804成為截止狀態。並且，接著將電位Vext_b1設定為使電晶體808成為導通狀態的電位(高電位)。由此，節點A的電位成為V1，即，成為高電位(VDD)。然後，將Vext_b1設定為使電晶體808成為截止狀態的電位。由此，節點A成為浮動狀態，初期期間結束。
在其後的測量期間中，將電位V1及電位V2設定為能夠使電荷流入節點A或能夠使電荷從節點A流出的電位。這裏，將電位V1及電位V2設定為低電位(VSS)。但是，由於在測量輸出電位Vout的時序中需要使輸出電路進行工作，所以有時暫時將V1設定為高電位(VDD)。另外，將V1設定為高電位(VDD)的期間是不對測量造成影響的短期間。
當如上所述地施加電位差開始測量期間時，隨時間的推移節點A所保持的電荷量發生變化，由此節點A的電位也發生變化。這意味著電晶體805的閘極端子的電位發生變化，所以隨時間的推移輸出端子的輸出電位Vout的電位也發生變化。
下面，對從獲得的輸出電位Vout算出截止電流的方法進行說明。
在算出截止電流之前，先求出節點A的電位VA與輸出電位Vout的關係。由此，可以從輸出電位Vout求出節點A的電位VA。根據上述關係，節點A的電位VA作為輸出電位Vout的函數而可以用如下算式表示。
[算式1]
V A =F(Vout)
另外，節點A的電荷QA使用節點A的電位VA、與節點A連接的電容CA及常數(const)由下面的算式表示。這裏，與節點A連接的電容CA是電容元件802的電容與其他電容的和。
[算式2]
Q A =C A V A +const
由於節點A的電流IA是流入節點A的電荷(或從節點A流出的電荷)的時間微分，所以節點A的電流IA可以使用下面的算式表示。
如此，可以根據與節點A連接的電容CA與輸出端子的輸出電位Vout求出節點A的電流IA。
藉由上述方法，可以測量截止狀態時的電晶體的源極電極與汲極電極之間流過的洩漏電流(截止電流)。
在本實施例中，使用通道長度L=10μm、通道寬度W=50μm的高純度化的氧化物半導體形成電晶體804、電晶體805、電晶體806、電晶體808。另外，在並聯的各測量系統800中，將電容元件802的各電容值設定為100fF、1pF、3pF。
另外，在根據本實施例的測量中，將VDD設定為5V並將VSS設定為0V。另外，在測量期間中，原則上將電位V1設定為VSS，並每隔10sec至300sec的範圍僅在100msec的期間中作為VDD測量Vout。另外，將用來求出元件中流過的電流I的Δt設定為30000sec左右。
圖21示出上述電流測量的經過時間Time與輸出電位Vout的關係。由圖21可以確認出隨著時間的推移的電位的變化情況。
圖22示出根據上述電流測量算出的室溫(25℃)下的截止電流。另外，圖22示出源極電極-汲極電極電壓V與截止電流I的關係。由圖22可知在源極電極-汲極電極電壓為4V的條件下，截止電流大約為40zA/μm。另外，可知在源極電極-汲極電極電壓為3.1V的條件下，截止電流為10zA/μm以下。另外，1zA表示10-21A。
並且，圖23示出根據上述電流測量算出的85℃的溫度環境下的截止電流。圖23示出在85℃的溫度環境下的源極電極-汲極電極電壓V與截止電流I的關係。由圖23可知在源極電極-汲極電極電壓為3.1V的條件下，截止電流為100zA/μm以下。
根據本實施例可知使用被高純度化的氧化物半導體的電晶體的截止電流充分地變小。
實施例2
在本實施例中，對如下結果進行說明：對使用被本質化的氧化物半導體的電晶體的截止電流Ioff進行更詳細的驗證。當計算時，使用sentaurus device(synopsys公司製造的TCAD軟體)。另外，作為載子複合模型，使用SRH模型和Auger複合模型。
用於計算的電晶體的結構是圖24所示的結構。圖24所示的電晶體562包括：絕緣層543(材質：氧化矽)；源極電極542a及汲極電極542b(材質：氮化鈦)；接觸於上述絕緣層543的上面的一部分、源極電極542a的上面的一部分及汲極電極542b的上面的一部分的氧化物半導體層544(材質：In-Ga-Zn-O類氧化物半導體，厚度：10nm)；覆蓋氧化物半導體層544的閘極絕緣層546(材質：氧化鉿，厚度：10nm)；以及閘極絕緣層546上的閘極電極548(材質：鎢)。另外，將氧化物半導體假設為i型，並且在施 主密度Nd和本質載子密度ni相同的條件下進行計算。
作為通道長度L，採用50nm和500nm的兩個條件。另外，將源極電極542a和汲極電極542b之間的電壓Vds設定為1V。
以下示出用於計算的參數。
1．In-Ga-Zn-O類氧化物半導體(氧化物半導體層的材料)
帶隙Eg：3.15eV，電子親和力χ：4.3eV，相對介電常數：15，電子遷移率：10cm2/Vs
2．氮化鈦(源極電極及汲極電極的材料)
功函數ΦM：3.9eV
3．氧化鉿(閘極絕緣層的材料)
相對介電常數：15
4．鎢(閘極電極的材料)
功函數ΦM：4.9eV
圖25示出計算結果。在圖25中，橫軸示出閘極電壓VG(V)，縱軸示出漏電流ID(A/μm)。另外，在附圖中，粗線示出通道長度L=500nm時的計算結果，細線示出通道長度L=50nm時的計算結果。
根據圖25的計算結果可知：在通道長度L=50nm、500nm的任一種情況下，截止電流的下限值也被估計為10-29至10-30(A/μm)。
注意，雖然在本實施例中使用圖24所示的頂閘結構的電晶體對使用被本質化的氧化物半導體的電晶體的截止電 流進行計算，但是在底閘結構等的不同結構的電晶體中也可以得到大致相同的截止電流。
100‧‧‧基板
102‧‧‧保護層
104‧‧‧半導體區域
106‧‧‧元件分離絕緣層
108a‧‧‧閘極絕緣層
108b‧‧‧閘極絕緣層
110a‧‧‧閘極電極
110b‧‧‧閘極電極
116a‧‧‧通道形成區
116b‧‧‧通道形成區
120a．．．雜質區域
120b．．．雜質區域
120c．．．雜質區域
122．．．金屬層
124a．．．金屬化合物區域
124b．．．金屬化合物區域
124c．．．金屬化合物區域
130．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
142c．．．導電層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
154．．．電極
156．．．佈線
160．．．電晶體
162．．．電晶體
166．．．電晶體
168．．．電容元件
170．．．儲存單元
180．．．電位轉換電路
190．．．第一驅動電路
192．．．第二驅動電路
202．．．控制電路
204．．．延遲電路
206．．．緩衝電路
208．．．讀出電路
210．．．解碼器
212．．．控制電路
214．．．升壓用位準轉移器
216．．．緩衝電路
218．．．緩衝電路
220．．．半導體層
222．．．半導體層
224．．．導電層
226．．．佈線
240．．．導電層
242a．．．源極電極或汲極電極
242b．．．源極電極或汲極電極
242c．．．源極電極或汲極電極
542a．．．源極電極
542b．．．汲極電極
543．．．絕緣層
544．．．氧化物半導體層
546．．．閘極絕緣層
548．．．閘極電極
562．．．電晶體
701．．．框體
702．．．框體
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．框體
723．．．框體
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．框體
741．．．框體
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．定位裝置
747．．．照相用透鏡
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．主體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．框體
773．．．顯示部
775．．．支架
780．．．遙控操作機
800．．．測量系統
802．．．電容元件
804．．．電晶體
805．．．電晶體
806．．．電晶體
808‧‧‧電晶體
1200‧‧‧第一p型電晶體
1210‧‧‧第二p型電晶體
1220‧‧‧第一n型電晶體
1230‧‧‧第三p型電晶體
1240‧‧‧第四p型電晶體
1250‧‧‧第二n型電晶體
1260‧‧‧第一p型電晶體
1270‧‧‧第一n型電晶體
1280‧‧‧第二p型電晶體
1290‧‧‧第二n型電晶體
1300‧‧‧第一電晶體
1310‧‧‧第二電晶體
1320‧‧‧第三電晶體
1330‧‧‧第四電晶體
1340‧‧‧第五電晶體
1350‧‧‧第一電容元件
1360‧‧‧第二電容元件
1370‧‧‧第三電容元件
1380‧‧‧第四電容元件
1390‧‧‧電晶體
圖1A和圖1B是半導體裝置的電路圖；圖2A和圖2B是半導體裝置的電路圖；圖3是半導體裝置的電路圖；圖4是半導體裝置的時序圖；圖5A至圖5E是半導體裝置的電路圖；圖6A和圖6B是半導體裝置的電路圖；圖7是半導體裝置的電路圖；圖8是半導體裝置的電路圖；圖9A和圖9B是半導體裝置的電路圖；圖10A至圖10C是半導體裝置的電路圖；圖11A和圖11B是半導體裝置的截面圖及平面圖；圖12A至圖12D是根據半導體裝置的製造製程的截面圖；圖13A至圖13C是根據半導體裝置的製造製程的截面圖；圖14A至圖14C是根據半導體裝置的製造製程的截面圖；圖15A至圖15C是根據半導體裝置的製造製程的截面圖；圖16是半導體裝置的平面圖； 圖17A至圖17F是用來說明使用半導體裝置的電子設備的圖；圖18是示出使用氧化物半導體的電晶體的特性的圖；圖19是用來對使用氧化物半導體的電晶體的特性進行評價的電路圖；圖20是用來對使用氧化物半導體的電晶體的特性進行評價的時序圖；圖21是示出使用氧化物半導體的電晶體的特性的圖；圖22是示出使用氧化物半導體的電晶體的特性的圖；圖23是示出使用氧化物半導體的電晶體的特性的圖；圖24是示出用於計算的電晶體的結構的截面圖；圖25是藉由計算求出的電晶體的特性的圖。
160．．．電晶體
162．．．電晶體
166．．．電晶體
168．．．電容元件

Claims (11)

  1. 一種半導體裝置，包括：寫入字線；讀出字線；位元線；源極線；信號線；儲存單元，該儲存單元包括：包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區的第二電晶體；以及包括第三閘極電極、第三源極電極、第三汲極電極和第三通道形成區的第三電晶體；包括與該信號線電連接的延遲電路的第一驅動電路；以及第二驅動電路，其中，該第一通道形成區包括與該第二通道形成區的半導體材料不同的半導體材料，該第一閘極電極與該第二汲極電極彼此電連接，該第一汲極電極與該第三源極電極彼此電連接，該源極線與該第一源極電極電連接，該第一驅動電路藉由該位元線與該第三汲極電極電連接，並藉由該延遲電路及該信號線與該第二源極電極電連 接，以及該第二驅動電路藉由該讀出字線與該第三閘極電極電連接，並藉由該寫入字線與該第二閘極電極電連接。
  2. 根據申請專利範圍第1項之半導體裝置，還包括一方的電極與該第一閘極電極電連接且另一方的電極與該源極線電連接的電容器。
  3. 根據申請專利範圍第1項之半導體裝置，還包括多個儲存單元，其中，在該位元線和該源極線之間該儲存單元和該多個儲存單元並聯連接。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第二電晶體的該第二通道形成區包括氧化物半導體。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第三通道形成區包括與該第一通道形成區相同的半導體材料。
  6. 一種半導體裝置，包括：寫入字線；讀出字線；位元線；源極線；信號線；儲存單元，該儲存單元包括：包括第一閘極電極、第一源極電極、第一汲極電極和第一通道形成區的第一電晶體； 包括第二閘極電極、第二源極電極、第二汲極電極和第二通道形成區的第二電晶體；以及包括第三閘極電極、第三源極電極、第三汲極電極和第三通道形成區的第三電晶體；包括與該信號線電連接的延遲電路的第一驅動電路；第二驅動電路，以及電位轉換電路，其中，該第一通道形成區包括與該第二通道形成區的半導體材料不同的半導體材料，該第一閘極電極與該第二汲極電極彼此電連接，該第一汲極電極與該第三源極電極彼此電連接，該源極線與該第一源極電極電連接，該第一驅動電路藉由該位元線與該第三汲極電極電連接，並藉由該延遲電路及該信號線與該第二源極電極電連接，該第二驅動電路藉由該讀出字線與該第三閘極電極電連接，並藉由該寫入字線與該第二閘極電極電連接，以及該電位轉換電路將比輸入到該電位轉換電路的電位高的電位輸出到該第二驅動電路。
  7. 根據申請專利範圍第6項之半導體裝置，其中該第二驅動電路包括與該電位轉換電路及該寫入字線電連接的升壓用位準轉移器。
  8. 根據申請專利範圍第6項之半導體裝置，還包括一方的電極與該第一閘極電極電連接且另一方的電極與該源 極線電連接的電容器。
  9. 根據申請專利範圍第6項之半導體裝置，還包括多個儲存單元，其中，在該位元線和該源極線之間該儲存單元和該多個儲存單元並聯連接。
  10. 根據申請專利範圍第6項之半導體裝置，其中該第二電晶體的該第二通道形成區包括氧化物半導體。
  11. 根據申請專利範圍第6項之半導體裝置，其中該第三通道形成區包括與該第一通道形成區相同的半導體材料。
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