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Die Erfindung betrifft eine Speichereinheit mit Speicherzelle, die drei Transistoren und mindestens einen Speicherkondensator enthält. Die Transistoren werden meist als Feldeffekttransistoren ausgebildet.
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Auf Grund der im Kondensator auftretenden Leckströme ist ein wiederholtes Auffrischen der Ladungen erforderlich, wobei von einem Refresh gesprochen wird. Speichereinheiten, bei denen ein Taktsignal für den Refresh von einem Taktsignal eines außerhalb der Speichereinheit angeordneten Prozessors abhängt, werden als dynamischer RAM (Random Access Memory) bzw. als DRAM bezeichnet. Wird das Taktsignal für den Refresh von einer Logik erzeugt, die auf dem gleichen Chip angeordnet ist, so spricht man von einem eingebetteten DRAM bzw. auch von einem Pseudo-SRAM (Stativ Random Access Memory).
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Im Vergleich mit einer Eintransistorspeicherzelle geht bei einer Dreitransistorspeicherzelle die im Kondensator gespeicherte Ladung beim Lesen nicht verloren. Im Vergleich zu einer Zweitransistorspeicherzelle ist die Zuverlässigkeit beim Lesen höher. Im Vergleich zu einer Speicherzelle mit mehr als drei Transistoren, ist der Flächenbedarf für die Dreitransistorspeicherzelle klein.
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Bisher wurden die Kondensatoren für Dreitransistorzellen beispielsweise ausgeführt:
- – als Kondensator mit einer Elektrode im Substrat und einer Elektrode aus polykristallinem Material, oder
- – als sogenannter gestapelter Kondensator in einem polykristallinen Material unmittelbar oberhalb des Substrats.
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Aus der
US 6 075 265 A ist eine Dreitransistorzelle bekannt, die einen Stapelkondensator aus Polykristallinem Silizium enthält. Aus der
DE 195 36 528 A1 ist für eine Eintransistorzelle ein Stapelkondensator bekannt, dessen Bodenelektrode bspw. eine Schichtfolge aus Aluminium, Titan, Aluminium usw. enthält. Aus der
US 5 605 858 A ist für einen DRAM ein planarer Kondensator bekannt, dessen Bodenelektrode auf Grund der Hochtemperaturprozesse bei der Herstellung eines high-k Dielektrikums aus einem Edelmetall, insbesondere aus Platin besteht. Die
WO 01/84 604 A2 wird weiter unten als
EP 1 277 229 A2 erwähnt.
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Es ist Aufgabe der Erfindung eine Speichereinheit mit einfach aufgebauten und einfach herzustellenden Speicherzellen anzugeben, die gute elektrische Eigenschaften haben, insbesondere bei kleinem Flächenbedarf, geringer Stromaufnahme und einer hohen Ausbeute in der Fertigung.
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Diese Aufgabe wird durch eine Speichereinheit mit Speicherzelle mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
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Der Speicherkondensator der erfindungsgemäßen Speicherzelle enthält mindestens eine metallische Elektrode. Bei einer Ausgestaltung sind alle Elektroden des Speicherkondensators metallische Elektroden. Metallische Elektroden lassen sich in der Metallisierung anordnen, d. h. oberhalb der Transistoren der Speicherzelle. Damit ist der Flächenbedarf pro Speicherzelle klein. Außerdem haben metallische Elektroden bessere elektrische Eigenschaften als Elektroden aus polykristallinem Material oder aus einkristallinem Halbleitermaterial, insbesondere hinsichtlich der elektrischen Leitfähigkeit. Bei einer Weiterbildung sind Bereiche, insbesondere Kanalbereiche, der Transistoren in einem Halbleiter-Substrat angeordnet. Das Substrat ist beispielsweise ein Siliziumsubstrat.
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Bei einer nicht erfindungsgemäßen Weiterbildung enthält der Kondensator mehr als zwei Elektroden, insbesondere mehr als zwei metallische Elektroden. Die Elektroden. haben voneinander verschiedene Abstände zu dem Substratteil, welcher die Bereiche der Transistoren enthält. Beispielsweise sind die Elektroden des Kondensators parallel zueinander und parallel zu einem Substratoberflächenbereich der Speicherzelle angeordnet.
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Bei einer nicht erfindungsgemäßen Weiterbildung enthält die Speicherzelle mit zunehmendem Abstand von dem Substratteil in der angegebenen Reihenfolge eine erste Elektrode, eine zweite Elektrode, eine dritte Elektrode und eine vierte Elektrode. Damit sind zwei oder mehr Kondensatorelektrodenpaare übereinander angeordnet. Die Chipfläche für eine Speicherzelle hängt damit nicht mehr so stark von der benötigten Gesamtkapazität des Speicherkondensators ab.
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Bei einer nicht erfindungsgemäßen Weiterbildung sind die erste Elektrode und die dritte Elektrode elektrisch leitfähig miteinander zu einer Elektrodengruppe verbunden. Die zweite Elektrode und die vierte Elektrode sind ebenfalls elektrisch leitfähig miteinander zu einer weiteren Elektrodengruppe verbunden. Damit entsteht eine einfach anzuschließende Anordnung aus ineinander greifenden Elektrodengruppen. Sind die Elektroden einer Elektrodengruppe gleich dick und die Elektroden verschiedener Elektrodengruppen verschieden dick, so entsteht ein Speicherkondensator mit guten elektrischen Eigenschaften, insbesondere wenn die dünneren Elektroden an ein konstantes Potential gelegt werden. Nicht erfindungsgemäß sind verschieden dicke Elektroden sind insbesondere bei der Anordnung der Elektroden in verschiedenen Metallisierungslagen bevorzugt.
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Bei einer nächsten Weiterbildung enthält der Speicherkondensator mindestens zwei metallische Elektroden, die zwischen zwei einander benachbarten Metallisierungslagen angeordnet sind, insbesondere zwischen ebenen Metallisierungslagen. Diese Weiterbildung wird auch mit dem Übereinanderstapeln von Elektroden in verschiedenen Metallisierungslagen kombiniert, so dass die Gesamtflächenkapazität des Kondensators weiter steigt.
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Die metallische Elektrode besteht bei einer nicht erfindungsgemäßen Ausgestaltung aus einem Metall oder enthält mehr als 50 Gewichtsprozent Atome eines Metalls. Geeignete Metalle sind Titannitrid, Tantalnitrid, Tantal, Titan, Wolframnitrid, Aluminium, Aluminiumlegierung, Kupfer, Kupferlegierung, Wolfram, Gold oder Silber.
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Beispielsweise haben die Elektroden einen quadratischen oder rechteckigen Umriss. Insbesondere gibt es keine konvexen Ecken zu Teilbereichen der Elektrode, deren Fläche mehr als zehn Prozent der quadratischen oder rechteckigen Umrissfläche beträgt. Die Elektroden mit der einfachen Grundform sind einfach herzustellen und haben geringe Leckströme.
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Bei einer nächsten Ausgestaltung besteht das Kondensatordielektrikum aus Siliziumoxid, insbesondere Siliziumdioxid, Siliziumnitrid, Siliziumkarbid, Aluminiumoxid, insbesondere Aluminiumtrioxid, Tantaloxid, insbesondere Tantalpentoxid, Hafniumoxid, insbesondere Hafniumdioxid, Zirkoniumoxid, insbesondere Zirkoniumdioxid, Bleizirkonattitanat, Bariumstrontiumtitanat. Viele dieser Materialien haben eine relative Dielektrizitätskonstante größer 8 oder größer 10 oder sogar größer 20. Im Zusammenhang mit einer Dicke des Kondensator dielektrikums im Bereich von 50 nm bis 5 nm lassen sich schon mit einem Plattenpaar hohe Flächenkapazitätswerte erzielen, z. B. größer als 2 fF/μm2 (Femtofarad pro Quadratmikrometer) oder größer als 10 fF/μm2. Die Kapazität des Kondensators liegt bei einer Ausgestaltung im Bereich von 10 fF bis 0,5 fF, insbesondere bei 1 fF.
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Bei einem weiteren Beispiel enthält der Kondensator neben einer parallel zu einem Substrat liegenden Elektrodenfläche bzw. Elektrodenteilfläche auch mindestens eine quer zum Substrat liegende Elektrodenfläche bzw. Elektrodenteilfläche, die maßgeblich zur Gesamtkapazität beiträgt. So werden bspw. mindestens zehn Prozent der Kapazität durch querliegende Elektrodenflächen erbracht. Solche U-förmigen oder V-förmigen Elektroden sind bspw. in der europäischen Patentanmeldung
EP 1 277 229 A2 erläutert.
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Bei einer Weiterbildung ist zwischen dem Speicherkondensator und dem Substrat ein Leitabschnitt zum lateralen Stromtransport innerhalb der Metallisierungslage vorgesehen, in der er angeordnet ist. Eine elektrisch leitfähige Verbindung liegt zwischen dem Leitabschnitt und einem Anschluss eines Transistors. Eine weitere elektrisch leitfähige Verbindung liegt zwischen dem Leitabschnitt und einem Anschluss eines anderen Transistors der Speicherzelle. Zwischen dem Leitabschnitt und dem Kondensator gibt es vorzugsweise eine einzige elektrisch leitende Verbindung. Der Leitabschnitt ermöglicht einen zuverlässigen Anschluss von zwei Transistoren an den Speicherkondensator.
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Die auf die Speichereinheit bezogene Aufgabe wird durch den auf eine Speichereinheit gerichteten unabhängigen bzw. nebengeordneten Anspruch gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
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Die erfindungsgemäße Speichereinheit enthält eine Vielzahl von erfindungsgemäßen Speicherzellen bzw. deren Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für die Speichereinheit.
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Bei erfindungsgemäßen der erfindungsgemäßen Speichereinheit sind Elektroden für verschiedene Speicherzellen als eine Sammelelektrode ausgebildet. Die Sammelelektrode ist in einer Wortleitungsrichtung als eine Elektrode für mehrere Speicherzellen an verschiedenen Bitleitungen ausgebildet. In Bitleitungsrichtung sind dagegen der Sammelelektrode nicht mehrere Speicherzellen zugeordnet. Alternativ ist die Sammelelektrode in einer Bitleitungsrichtung als eine Elektrode für mehrere Speicherzellen an verschiedenen Wortleitungen ausgebildet. Bei der Alternative sind der Sammelelektrode in Wortleitungsrichtung nicht mehrere Speicherzellen zugeordnet. Durch diese Maßnahmen ergeben sich Freiheitsgrade für das Design und bestimmte schaltungstechnische Anforderungen lassen sich leichter erfüllen.
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Bei der Erfindung ist die Sammelelektrode als eine Elektrode sowohl in einer Wortleitungsrichtung für Speicherzellen an mehreren Bitleitungen als auch in einer Bitleitungsrichtung für Speicherzellen an mehreren Wortleitungen ausgebildet, bspw. für einen Teil der Speicherzellen der Speichereinheit jedoch nicht für alle Speicherzellen der Speichereinheit. Die Anzahl der zu der Sammelelektrode gehörenden Wortleitungen ist bei einer Weiterbildung gleich der Bitbreite eines Wortleitungsdekoders. Alternativ ist die Anzahl der zu der Sammelelektrode gehörenden Bitleitungen gleich der Bitbreite eines Bitleitungsdekoders der Speichereinheit. Durch diese Maßnahme entsteht ein verringerter Stromverbrauch, insbesondere dann, wenn die Speicherzellen an einer Wortleitung an mehrere Bitleitungsdekoder oder die Speicherzellen an einer Bitleitung an mehrere Wortleitungsdekodern angeschlossen sind.
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Die Sammelelektrode wird vorzugsweise außerhalb des Speicherzellenfeldes für mehrere Speicherzellen angeschlossen ohne dass lokale elektrisch leitfähige Verbindungen für einzelne Speicherzellen bestehen. Dadurch wird das Design im Speicherzellenfeld entspannt. Alternativ enthält die Sammelelektrode mindestens einen Anschluss für jede Speicherzelle, wodurch sich eine gute Kontaktierung und ein gleichmäßiges Potential an der Sammelelektrode ergeben.
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Bei einer nächsten nicht erfindungsgemäßen Weiterbildung sind die Speicherkondensatoren für alle Speicherzellen mit untereinander gleichem Abstand zu den Transistoren der betreffenden Speicherzelle angeordnet, vorzugsweise in gleichen Metallisierungslagen. Die Anzahl der Herstellungsschritte ist damit klein. Alternativ sind die Speicherkondensatoren nicht erfindungsgemäß für verschiedene Speicherzellen mit untereinander verschiedenem Abstand zu den Transistoren der betreffenden Speicherzelle angeordnet, vorzugsweise in verschiedenen Metallisierungslagen. Dies bietet insbesondere die Möglichkeit, die Kondensatoren einander benachbarter Speicherzellen überlappend anzuordnen, wodurch der Flächenbedarf sinkt. Dies gilt sowohl für Kondensatoren mit nur einem Elektrodenpaar als auch für Kondensatoren mit mehr als zwei Elektroden.
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Bei einer weiteren Weiterbildung ist der Kondensator einer Speicherzelle näher an einem Halbleitersubstrat der Speichereinheit angeordnet als eine Bitleitung zur Ansteuerung der Speicherzelle. Dadurch lässt sich der Kondensator einfacher anschließen. Alternativ ist der Kondensator einer Speicherzelle weiter weg von dem Halbleitersubstrat als die Bitleitung angeordnet. Aussparungen in den Elektroden des Kondensators für den Anschluss der Bitleitung können in diesem Fall entfallen.
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Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
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1 eine Dreitransistor-Speicherzelle,
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2 eine Draufsicht auf ein Layout der Speicherzelle,
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3 einen Querschnitt durch das Layout der Speicherzelle,
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4 ein Beispiel mit in einer Ebene angeordneten Speicherkondensatoren,
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5 ein Beispiel mit in mehreren Ebenen angeordneten Speicherkondensatoren,
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6 ein Beispiel mit parallel geschalteten Einzelkondensatoren,
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7 ein Beispiel mit einem Mehrlagenkondensator,
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8 eine Draufsicht auf ein Ausführungsbeispiel mit einer Boden-Sammelelektrode,
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9 einen Querschnitt durch ein Ausführungsbeispiel mit einer Deck-Sammelelektrode,
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10 ein Ausführungsbeispiel mit mehreren Sammelelektroden, und
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11 ein weiteres Ausführungsbeispiel mit mehreren Sammelelektroden.
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1 zeigt einen Schaltplan einer Speicherzelle 10 mit drei Transistoren T1 bis T3 sowie mit einem Kondensator Cs. Die Transistoren T1 bis T3 sind im Ausführungsbeispiel n-Kanaltransistoren. Der Kondensator Cs wird durch einen MIM-Kondensator (Metal Insulator Metal) realisiert.
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Die Schaltung der Speicherzelle 10 enthält eine Teilschaltung zum Schreiben und eine Teilschaltung zum Lesen, wobei beim Lesen die Ladung des Kondensators Cs nicht verändert wird, so dass auch ein Auffrischen dieser Ladung nach einem Lesevorgang nicht erforderlich ist.
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Die Teilschaltung zum Schreiben enthält den SchreibTransistor T1 und den Kondensator Cs. Der Gateanschluss des Transistors T1 ist mit einer Schreibwortleitung WWL verbunden. Der Drainanschluss des Transistors T1 ist mit einer Schreibbitleitung BL1 verbunden. Der Sourceanschluss des Transistors T1 führt zu einem Speicherknoten X, der durch die eine Elektrode des Kondensators CS gebildet wird. Die andere Elektrode des Kondensators Cs liegt auf einem Massepotential VSS.
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Die Teilschaltung zum Lesen enthält die Transistoren T2 und T3. D7er Gateanschluss des Transistors T3 ist mit einer Lesewortleitung RWL verbunden. Damit sind Wortleitungen immer mit einem Gateanschluss eines Transistors T1 bzw. T3 verbunden. Der Sourceanschluss des Transistors T3 ist mit einer Lesebitleitung BL2 verbunden, die vor Beginn des Lesevorganges bspw. auf ein Betriebspotential VDD aufgeladen wird. Der Drainanschluss des Transistors T3 ist mit dem einen Sourceanschluss des Transistors T2 verbunden. Der Gateanschluss des Transistors T2 ist mit dem Speicherknoten X verbunden. Der Drainanschluss des Transistors T2 liegt auf dem Massepotential VSS.
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Der Transistor T2 übernimmt die Aufgabe eines Verstärkers, so dass auch bei Ladungsverlusten auf dem Speicherknoten X noch ein zuverlässiges Lesen möglich ist. Befindet sich eine positive Ladung auf dem Speicherknoten X, so ist der Transistor T2 im eingeschalteten Zustand und die vorgeladene Lesebitleitung BL2 wird beim Lesevorgang entladen.
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2 zeigt eine Draufsicht auf ein Layout der Speicherzelle 10. 3 zeigt einen Querschnitt durch das Layout der Speicherzelle 10. Die Speicherzelle 10 wird ausgehend von einem Silizium-Substrat 12 hergestellt. Im Substrat 12 sind Isolationsbereiche 14, 16 enthalten. Außerdem enthält das Substrat 12 n-dotierte Kanalanschlussgebiete der Transistoren T1 bis T3, nämlich:
- – einen Sourcebereich 20 des Transistors T3,
- – einen Dotierbereich 22, der den Drainbereich des Transistors T3 und den Sourcebereich des Transistors T2 bildet,
- – einen Drainbereich 24 des Transistors T2,
- – einen Sourcebereich 26 des Transistors T1, und
- – einen Drainbereich 28 des Transistors T1.
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Mit zunehmenden Abstand vom Substrat 12 sind in der Speicherzelle angeordnet:
- – in einer Ebene ”Gate” die Lesewortleitung RWL, die Schreibwortleitung WWL und das Gate 30 des Transistors T2, alle aus polykristallinem Silizium,
- – in einer Ebene ”kontakt” Kontakte W1 bis W5, beispielsweise aus Wolfram, wobei der Kontakt W1 zum Drainbereich 28, der Kontakt W2 zum Sourcebereich 26, der Kontakt W3 zum Gate 30, der Kontakt W4 zum Drainbereich 24 und der Kontakt W5 zum Sourcebereich 20 führt,
- – in einer ebenen Metallisierungslage m1 ein Pad 32 (landing pad), das mit dem Kontakt W1 verbunden ist, ein Pad 34, das mit den Kontakten W2 und W3 verbunden ist, eine in Wortleitungsrichtung verlaufende und mit dem Kontakt W4 verbundene Masseleitung Vss aus bspw. Kupfer oder aus einer Kupferlegierung, und ein Pad 36, das mit dem Kontakt W5 verbunden ist, wobei die Pads bspw. aus Kupfer oder aus einer Kupferlegierung bestehen,
- – eine Vialage via1, die ein Via 40, das zum Pad 34 führt, ein Via 41, das zum Pad 32 führt, und die ein Via 42, das zum Pad 36 führt, enthält,
- – eine ebene Metallisierungslage m2, die ein Pad 44, das mit dem Via 40 verbunden ist, sowie die Schreibbitleitung BL1 und die Lesebitleitung BL2 enthält, wobei die Schreibbitleitung BL1 mit dem Via 41 und die Lesebitleitung BL2 mit dem Via 42 verbunden ist,
- – eine Vialage via2, die ein Via 46 enthält, das zum Pad 44 führt,
- – eine ebene Metallisierungslage m3, die ein Pad 48 enthält, das mit dem Via 46 verbunden ist,
- – eine Vialage via3, die ein Via 50 enthält, das zum Pad 48 führt,
- – eine Metallisierungslage m4, die ein Pad 52 enthält, das mit dem Via 50 verbunden ist,
- – eine Vialage via4, die ein Via 54 enthält, das mit dem Pad 52 verbunden ist, und
- – eine Metallisierungslage m5, die eine Bodenelektrode des Kondensators Cs enthält.
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Die Vias 40 bis 54 bestehen bspw. aus Kupfer oder aus einer Kupferlegierung. Zur Herstellung der Metallisierung werden mehrere einfach-Damascene oder dual-Damasceneverfahren eingesetzt, bei denen nach der Kupferabscheidung bspw. jeweils mit Hilfe eines CMP-Verfahrens (Chemical Mechanical Polishing) planarisiert wird.
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Die Metallisierungslage m5 enthält außerdem ein an die Bodenelektrode 56 grenzendes Kondensatordielektrikum 58 sowie eine auf dem Kondensatordielektrikum 58 angeordnete Deckelektrode 60 des Kondensators Cs.
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4 zeigt ein Beispiel mit in einer Ebene angeordneten Speicher-Kondensatoren C1 bis C3, die in dieser Reihenfolge zu Dreitransistor-Speicherzellen S1, S2 bzw. S3 gehören, die bis auf die im folgenden erläuterten Abweichungen bspw. wie die Speicherzelle 10 aufgebaut sind. Bodenelektroden der Kondensatoren C1 bis C3 sind bspw. in der Metallisierungslage m2 angeordnet. In diesem Fall werden die Bitleitungen BL1 und BL2 in der Metallisierungslage m3 geführt.
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Die Bodenelektroden der Kondensatoren C1 bis C3 sind von unten her angeschlossen, d. h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator C1 bis C3 und einem Substrat 12a liegt. Die Deckelektroden der Kondensatoren C1 bis C3 sind dagegen für jede Speicherzelle S1 bis S3 von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12a führt und durch die Metallisierungslagen m1 bis m4 verläuft. Die Speicherzellen S1 bis S3 liegen bspw. an den gleichen Wortleitungen oder an den gleichen Bitleitungen. Die Bodenelektroden der Kondensatoren C1 bis C3 sind im Beispiel dicker als die Deckelektroden der Kondensatoren C1 bis C3.
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5 zeigt ein weiteres Beispiel mit in mehreren Ebenen angeordneten Speicher-Kondensatoren C11, C12 und C13, die in dieser Reihenfolge zu Dreitransistor-Speicherzellen S11, S12 bzw. S13 gehören, die bis auf die im folgenden erläuterten Abweichungen bspw. wie die Speicherzelle 10 aufgebaut sind. Die Bodenelektrode des Kondensators C11 liegt im Beispiel in der Metallisierungslage m2. Die Bodenelektrode des Kondensators C12 liegt in der Metallisierungslage m3. Die Bodenelektrode des Kondensators C13 liegt in der Metallisierungslage m1, d. h. in der Metallisierungslage, die zu einem Substrat 12c den geringsten Abstand hat.
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Die Bodenelektroden der Kondensatoren C11 bis C13 sind von unten her angeschlossen, d. h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator C11 bis C13 und dem Substrat 12b liegt. Die Deckelektroden der Kondensatoren C11 bis C13 sind dagegen für jede Speicherzelle S11 bis S13 von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12b führt und durch die Metallisierungslagen m1 bis m4 verläuft. Die Speicherzellen S11 bis S13 liegen bspw. an den gleichen Wortleitungen oder an den gleichen Bitleitungen.
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Die Bodenelektroden der Kondensatoren C11 bis C13 sind im Beispiel dicker als die Deckelektroden der Kondensatoren C11 bis C13. Die Kondensatoren C12 und C13 sind überlappend zueinander in einer Normalenrichtung einer Oberfläche 70 des Substrats 12b angeordnet, so dass sie jeweils auch eine Fläche des Substrates überlappen, die zu der anderen Speicherzelle gehören. Die in 5 dargestellte Anordnung von drei Arten von Speicherzellen S11 bis S13, wird bei einem anderen Ausführungsbeispiel nach links fortgesetzt, siehe Punkte 72, so dass eine Abfolge m2, m3, m1, m2, m3 usw. der Bodenelektroden in den Metallisierungslagen entsteht. Bei anderen Beispielen werden andere Abfolgen verwendet.
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6 zeigt ein alternatives Beispiel mit jeweils drei parallel geschalteten Einzelkondensatoren C21a bis C21c bzw. C22a bis C22c je Speicherzelle S21 bzw. S22, wobei die Speicherzellen S21 und S22 bis auf die im folgenden erläuterten Unterschiede wie die Speicherzelle 10 aufgebaut sind, so dass im Folgenden nur der Aufbau der Speicherzelle S21 erläutert wird. Die Bodenelektrode des Kondensators C21a liegt im Ausführungsbeispiel in der Metallisierungslage m1. Die Bodenelektrode des Kondensators C21b liegt in der Metallisierungslage m2. Die Bodenelektrode des Kondensators C21c liegt in der Metallisierungslage m3, d. h. in der Metallisierungslage, die zu einem Substrat 12c den größten Abstand hat. Die Kondensatoren der Speicherzelle S21 sind bezüglich der Normalenrichtung einer Oberfläche 80 des Substrats 12c überlappend zueinander angeordnet, wobei vorzugsweise ein gleichmäßiger Versatz zwischen benachbarten Kondensatoren auftritt.
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Die Bodenelektroden der Kondensatoren C21a bis C21c sind von unten her angeschlossen, d. h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator C21a bis C21c und dem Substrat 12b liegt. Die Deckelektroden der Kondensatoren C21a bis C21c sind dagegen von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12c führt. Die Speicherzellen S21 und S22 liegen bspw. an den gleichen Wortleitungen oder an den gleichen Bitleitungen. Die Bodenelektroden der Kondensatoren C21a bis C22c sind im Beispiel dicker als die Deckelektroden der Kondensatoren C21a bis C22c.
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Durch die an Hand der 6 gezeigte Anordnung ergibt sich eine höhere Kapazität über der pro Speicherzelle S21, S22 vorgegebenen Grundfläche. Alternativ zu den planaren Kondensatoren gemäß 4 bis 6 werden bei anderen Beispielen U-förmige oder V-förmige MIM-Kondensatoren genutzt.
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7 zeigt ein weiteres Beispiel mit einem Mehrlagenkondensator C30, der an Stelle der in den 4 bis 6 gezeigten Kondensatoren C1 bis C22c eingesetzt wird. Bei dem Kondensator C30 liegen mehrere metallische Elektroden E1 bis E4 zwischen zwei Metallisierungslagen, z. B. zwischen der Metallisierungslage m2 und m3. Die untere Elektrode E1 und die obere mittlere Elektrode E3 bilden ein Elektrodenpaar E1, E3, das untereinander elektrisch leitfähig verbundene Elektroden enthält. Die untere mittlere Elektrode E2 und die oberste dargestellte Elektrode E4 bilden eine weiteres Elektrodenpaar E2, E4, das ebenfalls verbundene Elektroden E2 und E4 enthält. Das Elektrodenpaar E1, E3 ist mit einem Anschluss A1 des Kondensators C30 verbunden. Das Elektrodenpaar E2, E4 ist mit dem anderen Anschluss A2 des Kondensators verbunden.
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Mit anderen Worten ausgedrückt wechseln sich zwischen zwei Metallisierungslagen die Elektroden der Elektrodenpaare mit zunehmendem Abstand zum Substrat ab. Zwischen benachbarten Elektroden liegt ein dünnes Dielektrikum D1 bis D3 usw., insbesondere aus einem Material mit einer relativen Dielektrizitätskonstante größer acht. Die untere Elektrode des Kondensators C30 wird bei einem anderen Beispiel in der Metallisierungslage m3 dicker als die darüber angrenzende Elektrode ausgeführt. Auch eine dicke Elektrode in der Metallisierungslage m3 lässt sich in den Kondensator C30 einbeziehen.
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Der Anschluss der Elektroden des Kondensators kann vom Substrat her erfolgen, wie in 7 dargestellt. Jedoch werden die Elektroden E1 bis E4 in einem anderen Beispiel von ”oben” her angeschlossen, d. h. an ihren dem Substrat abgewandten Seiten. Die Elektroden eines Elektrodenpaares werden bei einem nächsten Beispiel bspw. an voneinander verschiedenen Seiten angeschlossen, insbesondere von ”oben”. Bei weiteren Ausführungsbespielen enthält der Kondensator C30 nur drei Elektroden oder mehr als vier Elektroden, z. B. fünf, sechs oder sieben Elektroden.
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8 zeigt eine Draufsicht auf ein Ausführungsbeispiel mit einem Kondensator C40, der eine untere Sammelelektrode E10 für mehrere Speicherzellen S40 bis S46 enthält, im Ausführungsbeispiel für vier Speicherzellen, die bis auf die im folgenden erläuterten Unterschiede jeweils wie die Speicherzelle 10 aufgebaut sind. Die Sammelelektrode E10 führt Massepotential Vss. Der Kondensator C40 hat mehrere Deckelektroden E40, E42, E44 und E46, die in dieser Reihenfolge den Speicherzellen S40, S42, S44 und S46 zugeordnet sind. Die Speicherzellen S42 bis S46 sind neben dem Kondensator C40 angeordnet, d. h. in lateraler Richtung bezüglich der aktiven Oberfläche eines Substrates. Durch die in 8 dargestellte Anordnung lässt sich ebenfalls ein platzsparender MIM-Kondensator herstellen. Insbesondere kann die Bodenelektrode außerhalb des Zellenfeldes angeschlossen werden.
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9 zeigt einen Querschnitt durch ein Ausführungsbeispiel mit einem Kondensator, der einer Deck-Sammelelektrode E48 und mehrere Bodenelektroden E50 und E52 enthält, die in dieser Reihenfolge zwei Speicherzellen S50 und S52 zugeordnet sind. Die Speicherzellen 50 und 52 sind bis auf die erläuterten Unterschiede jeweils wie die Speicherzelle 10 aufgebaut. Durch die in 9 dargestellte Anordnung lässt sich ein platzsparender MIM-Kondensator herstellen. Insbesondere kann die Deckelektrode E48 außerhalb des Zellenfeldes angeschlossen werden.
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Die in den 8 und 9 dargestellten Sammelelektroden können in Wortleitungsrichtung oder in Bitleitungsrichtung mehreren Speicherzellen zugeordnet sein, wobei jeweils die durch eine Schreibwortleitung bzw. Lesewortleitung oder die durch eine Schreibbitleitung bzw. Lesebitleitung angesteuerten Speicherzellen der Sammelelektrode zugeordnet sind.
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Gemäß einer dritten Variante sind an einer Sammelelektrode sowohl in Wortleitungsrichtung als auch in Bitleitungsrichtung mehrere Speicherzellen angeordnet, siehe bspw. 8 bzw. die im Folgenden erläuterten 10 und 11.
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10 zeigt eine Speichereinheit 100 mit acht Sammelelektroden S100 bis S114, die jeweils einem von acht Bitleitungsdekoder BD0 bis BD14 zugeordnet sind. Eine Sammelelektrode S100 bis S114 erstreckt sich über Dreitransistor-Speicherzellen, die sieben verschiedenen Wortleitungsdekodern WD0 bis WD12 zugeordnet sind. Die Bitbreite der Bitleitungsdekoder BD0 bis BD14 und der Wortleitungsdekoder WD0 bis WD12 beträgt im Ausführungsbeispiel vier Bit. Somit liegen im Ausführungsbeispiel 112 Speicherzellen unter einer Sammelelektrode. Nicht dargestellte Multiplexer gewährleisten, dass abhängig von einem Adressdatum nur jeweils ein Bitleitungsdekoder BD0 bis BD14 und nur jeweils ein Wortleitungsdekoder WD0 bis WD12 aktiv sind.
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Bei anderen Ausführungsbeispielen hat die Speichereinheit 100 eine andere Organisationsstruktur, bspw. eine andere Anzahl von Wortleitungsdekodern bzw. Bitleitungsdekodern oder eine andere Bitbreite der Dekoder. Bei anderen Ausführungsbeispielen beträgt die Bitbreite bspw. zwei Bit, acht Bit oder sechzehn Bit.
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Durch die Zuordnung der Sammelelektroden S100 bis S114 zu jeweils einem Bitleitungsdekoder BD0 bis BD14 lässt sich die Stromaufnahme der Speichereinheit 100 erheblich reduzieren, wenn bspw., nur an diejenige Sammelelektrode S100 bis S114 ein Potential angelegt wird, deren Bitleitungsdekoder BD0 bis BD14 gerade ausgewählt ist. Die nicht ausgewählten Sammelelektroden BD0 bis BD14 sind dagegen nicht mit dem Betriebspotential oder dem Massepotential verbunden.
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11 zeigt eine Speichereinheit 110 mit sieben Sammelelektroden S200 bis S212, die jeweils einem von sieben Wortleitungsdekoder WD10 bis WD22 zugeordnet sind. Eine Sammelelektrode S200 bis S212 erstreckt sich über Dreitransistor-Speicherzellen, die sechs verschiedenen Bitleitungsdekodern BD10 bis BD20 zugeordnet sind. Die Bitbreite der Bitleitungsdekoder BD10 bis BD20 und der Wortleitungsdekoder WD10 bis WD22 beträgt im Ausführungsbeispiel vier Bit. Somit liegen im Ausführungsbeispiel 96 Speicherzellen unter einer Sammelelektrode S200 bis S212. Nicht dargestellte Multiplexer gewährleisten, dass abhängig von einem Adressdatum nur jeweils ein Bitleitungsdekoder BD10 bis BD20 und nur jeweils ein Wortleitungsdekoder WD10 bis WD22 aktiv sind.
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Bei anderen Ausführungsbeispielen hat die Speichereinheit 110 eine andere Organisationsstruktur, bspw. eine andere Anzahl von Wortleitungsdekodern bzw. Bitleitungsdekodern oder eine andere Bitbreite der Dekoder. Bei anderen Ausführungsbeispielen beträgt die Bitbreite bspw. zwei Bit, acht Bit oder sechzehn Bit.
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Durch die Zuordnung der Sammelelektroden S200 bis S212 zu jeweils einem Wortleitungsdekoder WD10 bis WD22 lässt sich die Stromaufnahme der Speichereinheit 110 erheblich reduzieren, wenn bspw., nur an die Sammelelektrode S200 bis S212 ein Potential angelegt wird, deren Wortleitungsdekoder gerade ausgewählt ist. Die nicht ausgewählten Sammelelektroden sind dagegen nicht mit dem Betriebspotential oder dem Massepotential verbunden.
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Zusammenfassend lässt sich feststellen, dass immer mehr moderne Logik-Chips (z. B. Mikro-Controller, Mikro-Prozessoren, Telecommunication-Chips usw.) immer größere On-Chip Speicher benötigen. Zum Teil nutzen diese typischen SRAM-Speicher mehr Chipfläche im Vergleich zur digitalen Logik. Durch die Erfindung werden platzsparende bzw. chipflächensparende Varianten von Dreitransistor-SRAM-Zellen (3T) und von Eintransistor-SRAM-Zellen (1T) angegeben.
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Es wird vorgeschlagen, die Zellen mit einer in die Metallisierung verlagerten Kapazität zu realisieren. Insbesondere MIM-Kapazitäten mit high-k-Dielektrika zeichnen sich durch hohe Flächenkapazitätsdichten aus, die bspw. bis zu 26 fF pro Quadratmikrometer betragen, siehe P. Mazoyer u. a., IITC2003, Seite 117. Damit können benötigte 1fF-Kapazitäten mit weniger als 0,05 Quadratmikrometer realisiert werden, wenn eine Flächenkapazität von 25 fF pro Quadratmikrometer erreicht wird.
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Außerdem werden Konzepte für weitere Reduzierung des Flächenbedarfs und für die Realisierung von Sammelelektroden angegeben.
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Die für die MIM-Kondensatoren eingesetzten Materialien werden bei den für Metallisierungen typischen Temperaturen kleiner als 450°C (Grad Celsius) abgeschieden und getempert, obwohl dann nicht bei allen Dielektrika, insbesondere nicht bei allen genannten Dielektrika, die maximalen Werte für die relative Dielektrizitätskonstante erreicht werden.
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Insbesondere lassen sich die Ausführungsbeispiele mit Sammelelektroden sowohl bei Speicherkondensatoren mit nur jeweils zwei Elektroden als auch bei Speicherkondensatoren mit mehr als zwei Elektroden bzw. bei mehreren parallel geschalteten und übereinander angeordneten Speicherkondensatoren je Speicherzelle anwenden. Insbesondere sind die Sammelelektroden die Deckelektroden.
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Bezugszeichenliste
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- 10
- Speicherzelle
- T1 bis T3
- Transistor
- Cs
- Kondensator
- BL1
- Schreibbitleitung
- BL2
- Lesebitleitung
- RWL
- Lesewortleitung
- WWL
- Schreibwortleitung
- X
- Speicherknoten
- VDD
- Betriebspotential
- VSS
- Massepotential
- 12 bis 12c
- Substrat
- 14, 16
- Isolierbereich
- W1 bis W5
- Kontakt
- 20
- Sourcebereich
- 22
- Dotierbereich
- 24
- Drainbereich
- 26
- Sourcebereich
- 28
- Drainbereich
- 30
- Gate
- m1 bis m5
- Metallisierungslage
- via1 bis via4
- Vialage
- 32 bis 36
- Pad
- 40 bis 42
- Via
- 44, 48, 52
- Pad
- 46, 50, 54
- Via
- 56
- Bodenelektrode
- 58
- Kondensatordielektrikum
- 60
- Deckelektrode
- C1 bis C50
- Kondensator
- S1 bis S52
- Speicherzelle
- 70
- Oberfläche
- 72
- Punkte
- 80
- Oberfläche
- E1 bis E52
- Elektrode
- A1, A2
- Anschluss
- D1 bis D3
- Dielektrikum
- 100, 110
- Speichereinheit
- S100 bis S212
- Sammelelektrode
- BD0 bis BD20
- Bitleitungsdekoder
- WD0 bis WD22
- Wortleitungsdekoder
