WO2005031857A1 - Dreitransistor-speicherzelle und speichereinheit mit metallischen sammelelektroden der kondensatoren - Google Patents

Dreitransistor-speicherzelle und speichereinheit mit metallischen sammelelektroden der kondensatoren Download PDF

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WO2005031857A1
WO2005031857A1 PCT/EP2004/052184 EP2004052184W WO2005031857A1 WO 2005031857 A1 WO2005031857 A1 WO 2005031857A1 EP 2004052184 W EP2004052184 W EP 2004052184W WO 2005031857 A1 WO2005031857 A1 WO 2005031857A1
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WO
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electrode
memory cell
capacitor
electrodes
memory
Prior art date
Application number
PCT/EP2004/052184
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English (en)
French (fr)
Inventor
Hans-Joachim Barth
Alexander Olbrich
Martin Ostermayr
Klaus SCHRÜFER
Original Assignee
Infineon Technologies Ag
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the invention relates to a memory cell which contains three transistors and at least one storage capacitor.
  • the transistors are usually designed as field effect transistors.
  • Memory units in which a clock signal for the refresh depends on a clock signal of a processor arranged outside the memory unit are referred to as dynamic RAM (Random Access Memory) or as DRAM. If the clock signal for the refresh is generated by logic that is arranged on the same chip, one speaks of an embedded DRAM or also of a pseudo SRAM (tripod random access memory).
  • the charge stored in the capacitor is not lost when reading in a three-transistor memory cell.
  • the reading reliability is higher.
  • the area required for the three-transistor memory cell is small.
  • capacitors for three-transistor cells have been designed, for example:
  • the object related to the memory cell is achieved by a memory cell with the features specified in claim 1. Further training is specified in the subclaims.
  • the storage capacitor of the storage cell according to the invention contains at least one metallic electrode.
  • all electrodes of the storage capacitor are metallic electrodes.
  • Metallic electrodes can be arranged in the metallization, i.e. above the transistors of the memory cell. The space requirement per memory cell is thus small.
  • metallic electrodes have better electrical properties than electrodes made from polycrystalline material or from single-crystal semiconductor material, in particular with regard to the electrical conductivity.
  • regions, in particular channel regions, of the transistors are arranged in a semiconductor substrate.
  • the substrate is a silicon substrate.
  • the capacitor contains more than two electrodes, in particular more than two metallic electrodes.
  • the electrodes are different from each other
  • the electrodes of the capacitor are arranged parallel to one another and parallel to a substrate surface area of the memory cell.
  • the memory cell contains in the specified distance with increasing distance from the substrate part. order a first electrode, a second electrode, a third electrode and a fourth electrode. Two or more pairs of capacitor electrodes are thus arranged one above the other.
  • the chip area for a memory cell no longer depends so much on the total capacitance of the storage capacitor required.
  • the first electrode and the third electrode are connected to one another in an electrically conductive manner to form an electrode group.
  • the second electrode and the fourth electrode are also connected to one another in an electrically conductive manner to form a further electrode group.
  • the storage capacitor contains at least two metallic electrodes which are arranged between two mutually adjacent metallization layers, in particular between flat metallization layers. This further development is also combined with the stacking of electrodes in different metallization layers, so that the total area capacity of the capacitor increases further.
  • the metallic electrode consists of a metal or contains more than 50 percent by weight of atoms of a metal. Suitable metals are titanium nitride, tantalum nitride, tantalum, titanium, tungsten nitride, aluminum, aluminum alloy, copper, copper alloy, tungsten, gold or silver.
  • the electrodes have a square or rectangular outline. In particular, there are no convex corners to partial areas of the electrode whose area is more than ten percent of the square or rectangular outline area. The electrodes with the simple basic shape are easy to manufacture and have low leakage currents.
  • the capacitor dielectric consists of silicon oxide, in particular silicon dioxide,
  • Dielectric constant greater than 8 or greater than 10 or even greater than 20 Dielectric constant greater than 8 or greater than 10 or even greater than 20.
  • high area capacitance values can be achieved with a pair of plates, for example greater than 2 fF / ⁇ m 2 (femtofarad per square micrometer) or greater than 10 fF / ⁇ m 2 .
  • the capacitance of the capacitor is in the range from 10 fF to 0.5 fF, in particular 1 fF.
  • the capacitor contains, in addition to an electrode surface or partial electrode surface lying parallel to a substrate, also contains at least one electrode surface or partial electrode surface lying transverse to the substrate, which contributes significantly to the total capacitance. For example, at least ten percent of the capacity is provided by transverse electrode surfaces.
  • Such U-shaped or V-shaped electrodes are explained, for example, in European patent application EP 1277229.
  • a guide section for lateral current transport within the metallization layer is provided between the storage capacitor and the substrate. in which it is arranged.
  • An electrically conductive connection lies between the conductive section and a connection of a transistor.
  • Another electrically conductive connection lies between the conductive section and a connection of another transistor of the memory cell.
  • the memory unit according to the invention contains a large number of memory cells according to the invention or their developments.
  • the technical effects mentioned above also apply to the storage unit.
  • electrodes for different storage cells are designed as a collecting electrode.
  • the collecting electrode In one configuration in a word line direction, the collecting electrode is designed as an electrode for a plurality of memory cells on different bit lines. In contrast, in the bit line direction, the collecting electrode is not assigned a plurality of memory cells.
  • the collecting electrode in one bit line direction is designed as an electrode for several memory cells on different word lines.
  • the memory electrode is not assigned a plurality of memory cells in the word line direction.
  • the collecting electrode is designed as an electrode both in a word line direction for storage Memory cells on several bit lines as well as in a bit line direction for memory cells on several word lines, for example for a part of the memory cells of the memory unit, but not for all memory cells of the memory unit.
  • the number of word lines belonging to the collecting electrode is equal to the bit width of a word line decoder.
  • the number of bit lines belonging to the collecting electrode is equal to the bit width of a bit line decoder of the memory unit. This measure results in a reduced
  • the collecting electrode is preferably connected outside the memory cell array for several memory cells without local electrically conductive connections for individual memory cells. This relaxes the design in the memory cell field.
  • the collecting electrode contains at least one connection for each memory cell, which results in good contacting and a uniform potential at the collecting electrode.
  • the storage capacitors for all the memory cells are arranged at the same distance from one another from the transistors of the relevant memory cell, preferably in the same metallization layers. The number of manufacturing steps is therefore small.
  • the storage capacitors for different memory cells are arranged at different distances from one another from the transistors of the relevant memory cell, preferably in different metallization layers. In particular, this offers the possibility of arranging the capacitors of adjacent memory cells in an overlapping manner, as a result of which the area requirement is reduced. This applies to both capacitors with only one pair of electrodes as well as for capacitors with more than two electrodes.
  • the capacitor of a memory cell is arranged closer to a semiconductor substrate of the memory unit than a bit line for driving the memory cell. This makes it easier to connect the capacitor.
  • the capacitor of a memory cell is arranged further away from the semiconductor substrate than the bit line. In this case, cutouts in the electrodes of the capacitor for connecting the bit line can be omitted.
  • FIG. 1 shows a three-transistor memory cell
  • FIG. 2 shows a top view of a layout of the memory cell
  • FIG. 3 shows a cross section through the layout of the memory cell
  • FIG. 4 shows an exemplary embodiment with storage capacitors arranged in one level
  • FIG. 5 shows an exemplary embodiment with arranged in several levels Storage capacitors
  • FIG. 6 shows an exemplary embodiment with individual capacitors connected in parallel
  • FIG. 7 shows an embodiment with a multilayer capacitor
  • FIG. 8 shows a top view of an embodiment with a bottom collecting electrode
  • FIG. 9 shows a cross section through an embodiment with a top collecting electrode
  • FIG. 10 shows an embodiment with several collecting electrodes
  • FIG. 11 shows another embodiment with several Collecting electrodes.
  • FIG. 1 shows a circuit diagram of a memory cell 10 with three transistors T1 to T3 and with a capacitor Cs.
  • the transistors T1 to T3 are n-channel transistors in the exemplary embodiment.
  • the capacitor Cs is realized by a MIM capacitor (Metal Insulator Metal).
  • the circuit of the memory cell 10 contains a subcircuit for writing and a subcircuit for reading, the charge of the capacitor Cs not being changed during reading, so that it is also not necessary to refresh this charge after a reading process.
  • the subcircuit for writing contains the write transistor T1 and the capacitor Cs.
  • the gate terminal of the transistor T1 is connected to a write word line WWL.
  • the drain connection of the transistor Tl is connected to a write bit line BLl.
  • the source terminal of the transistor T1 leads to a storage node X which is formed by the one electrode of the capacitor CS.
  • the other electrode of the capacitor Cs is at a ground potential VSS.
  • the subcircuit for reading contains the transistors T2 and T3.
  • the gate terminal of transistor T3 is connected to a read word line RWL. Word lines are therefore always connected to a gate terminal of a transistor T1 or T3.
  • the source terminal of transistor T3 is connected to a read bit line BL2, which is charged, for example, to an operating potential VDD before the start of the reading process.
  • the drain connection of the transistor T3 is connected to the one source connection of the transistor T2.
  • the gate terminal of transistor T2 is connected to storage node X.
  • the transistor T2 has its drain connected to the ground potential VSS.
  • the transistor T2 takes on the task of an amplifier, so that even if there is a loss of charge on the storage node X. reliable reading is possible. If there is a positive charge on the storage node X, the transistor T2 is in the on state and the precharged read bit line BL2 is discharged during the reading process.
  • FIG. 2 shows a top view of a layout of the memory cell 10.
  • FIG. 3 shows a cross section through the layout of the memory cell 10.
  • the memory cell 10 is produced starting from a silicon substrate 12. Isolation regions 14, 16 are contained in the substrate 12. It also contains
  • Substrate 12 n-doped channel connection regions of the transistors T1 to T3, namely: a source region 20 of the transistor T3, a doping region 22 which forms the drain region of the transistor T3 and the source region of the transistor T2, a drain region 24 of the transistor T2, a source region 26 of transistor Tl, and a drain region 28 of transistor Tl.
  • the read word line RWL, the write word line WWL and the gate 30 of the transistor T2 all made of polycrystalline silicon, in one level “contact” contacts W1 to W5, for example made of tungsten, the contact W1 leading to the drain region 28, the contact W2 leading to the source region 26, the contact W3 leading to the gate 30, the contact W4 leading to the drain region 24 and the contact W5 leading to the source region 20, a pad 32 (lan ding pad), which is connected to the contact W1, a pad 34, which is connected to the contacts W2 and W3, a ground line Vss made of, for example, copper or a copper alloy and running in the word line direction and connected to the contact W4 Pad 36, which is connected to the clock W5, the pads being made, for example, of copper or a copper alloy, a vialage vial, a via 40 leading to pad 34, a via 41 leading to pad 32, and a via 42, that leads to the pad 36 contains a
  • the vias 40 to 54 consist, for example, of copper or a copper alloy.
  • CMP process Chemical Mechanical Polishing
  • the metallization layer m5 also contains a capacitor dielectric 58 adjoining the bottom electrode 56 and a cover electrode 60 of the capacitor Cs arranged on the capacitor dielectric 58.
  • FIG. 4 shows an exemplary embodiment with storage capacitors C1 to C3 arranged in one plane, which are arranged in this plane Sequence belong to three-transistor memory cells S1, S2 and S3, which, apart from the deviations explained below, for example, how the memory cell 10 is constructed. Bottom electrodes of the capacitors C1 to C3 are arranged, for example, in the metallization layer m2. In this case, the bit lines BL1 and B2 are routed in the metallization layer m3.
  • the bottom electrodes of the capacitors C1 to C3 are connected from below, i.e. via a connection which lies only within the metallization layers between the relevant capacitor C1 to C3 and a substrate 12a.
  • the cover electrodes of the capacitors C1 to C3 are connected from above for each memory cell S1 to S3, the connection in question leading to the substrate 12a and running through the metallization layers ml to m4.
  • the memory cells S1 to S3 are, for example, on the same word lines or on the same bit lines.
  • the bottom electrodes of the capacitors C1 to C3 are thicker than the top electrodes of the capacitors C1 to C3.
  • FIG. 5 shows an exemplary embodiment with storage capacitors C11, C12 and C13 arranged in several levels, which in this order belong to three-transistor memory cells S11, S12 and S13 which, apart from the deviations explained below, structure, for example, how the memory cell 10 are.
  • the bottom electrode of the capacitor C1 is in the exemplary embodiment in the metallization layer m2.
  • the bottom electrode of the capacitor C12 is in the metallization position m3.
  • the bottom electrode of the capacitor C13 is in the metallization layer ml, i.e. in the metallization layer which is the smallest distance from a substrate 12c.
  • the bottom electrodes of the capacitors C1 to C13 are connected from below, that is to say via a connection which lies only within the metallization layers between the capacitor C1 to C13 in question and the substrate 12b.
  • the deck Electrodes of the capacitors C1 to C13 are connected for each memory cell S11 to S13 from above, the connection in question leading to the substrate 12b and passing through the metallization layers ml to m4.
  • the memory cells S11 to S13 are located, for example, on the same word lines or on the same bit lines.
  • the bottom electrodes of the capacitors C1 to C13 are thicker in the exemplary embodiment than the top electrodes of the capacitors C1 to C13.
  • the capacitors C12 and C13 are arranged to overlap each other in a normal direction of a surface 70 of the substrate 12b, so that they also each overlap a surface of the substrate that belongs to the other memory cell.
  • the arrangement of three types of memory cells S11 to S13 shown in FIG. 5 is continued to the left in another exemplary embodiment, see points 72, so that a sequence of m2, m3, ml, m2, m3 etc. of the bottom electrodes is produced in the metallization layers. In other exemplary embodiments, different sequences are used.
  • FIG. 6 shows an exemplary embodiment with three individual capacitors C21a to C21c or C22a to C22c connected in parallel per memory cell S21 or S22, the memory cells S21 and S22 being constructed like the memory cell 10 except for the differences explained below, so that only the structure of the memory cell S21 is explained below.
  • the bottom electrode of the capacitor C21a is in the metallization layer ml.
  • the bottom electrode of the capacitor C21b is in the metallization layer m2.
  • the bottom electrode of the capacitor C21c lies in the metallization layer m3, ie in the metallization layer which is at the greatest distance from a substrate 12c.
  • the capacitors of the memory cell S21 are arranged to overlap with respect to one another with respect to the normal direction of a surface 80 of the substrate 12c, a uniform offset preferably occurring between adjacent capacitors.
  • the bottom electrodes of the capacitors C21a to C21c are connected from below, that is to say via a connection which lies only within the metallization layers between the relevant capacitor C21a to C21c and the substrate 12b.
  • the cover electrodes of the capacitors C21a to C21c are connected from above, the connection in question leading to the substrate 12c.
  • the memory cells S21 and S22 are, for example, on the same word lines or on the same bit lines.
  • the bottom electrodes of the capacitors C21a to C22c are thicker than the top electrodes of the capacitors C21a to C22c.
  • FIG. 6 results in a higher capacitance over the base area specified for each memory cell S21, S22.
  • U-shaped or V-shaped MIM capacitors are used in other exemplary embodiments.
  • FIG. 7 shows an exemplary embodiment with a multilayer capacitor C30, which is used instead of the capacitors C1 to C22c shown in FIGS. 4 to 6.
  • the capacitor C30 there are several metallic electrodes E1 to E4 between two metallization layers, e.g. between the
  • the lower electrode E1 and the upper middle electrode E3 form a pair of electrodes E1, E3 which contains electrodes which are connected to one another in an electrically conductive manner.
  • the lower middle electrode E2 and the top electrode E4 shown form a further pair of electrodes E2, E4, which also contains connected electrodes E2 and E4.
  • the pair of electrodes El, E3 is connected to a connection AI of the capacitor C30.
  • the pair of electrodes E2, E4 is connected to the other terminal A2 of the capacitor.
  • the electrodes of the electrode pairs alternate between two metallization layers increasing distance from the substrate.
  • a thin dielectric D1 to D3 etc. lies between adjacent electrodes, in particular made of a material with a relative dielectric constant greater than eight.
  • the lower electrode of the capacitor C30 is made thicker in the metallization layer m3 than the electrode adjoining it. A thick electrode in the metallization layer m3 can also be included in the capacitor C30.
  • the electrodes of the capacitor can be connected from the substrate, as shown in FIG. However, in another embodiment, the electrodes E1 to E4 are connected from “above”, i.e. on their sides facing away from the substrate. In a next exemplary embodiment, the electrodes of a pair of electrodes are connected, for example, on mutually different sides, in particular from "above”. In other embodiments, capacitor C30 contains only three electrodes or more than four electrodes, e.g. five, six or seven electrodes.
  • FIG. 8 shows a plan view of an exemplary embodiment with a capacitor C40, which contains a lower collecting electrode E10, for a plurality of memory cells S40 to S46, in the exemplary embodiment for four memory cells which, apart from the differences explained below, are each constructed like the memory cell 10 ,
  • the collecting electrode E10 carries ground potential Vss.
  • the capacitor C40 has a plurality of cover electrodes E40, E42, E44 and E46, which are assigned to the memory cells S40, S42, S44 and S46 in this order.
  • the memory cells S42 to S46 are arranged next to the capacitor C40, ie in the lateral direction with respect to the active surface of a substrate.
  • a space-saving MIM capacitor can also be produced by the arrangement shown in FIG.
  • FIG. 9 shows a cross section through an exemplary embodiment with a capacitor which contains a deck collecting electrode E48 and a plurality of bottom electrodes E50 and E52, which are assigned to two memory cells S50 and S52 in this order.
  • the memory cells 50 and 52 are each constructed like the memory cell 10 except for the differences explained.
  • a space-saving MIM capacitor can be produced by the arrangement shown in FIG.
  • the cover electrode E48 can be connected outside the cell field.
  • the collecting electrodes shown in FIGS. 8 and 9 can be assigned to a plurality of memory cells in the word line direction or in the bit line direction, the memory cells controlled by a write word line or read word line or the memory cells controlled by a write bit line or read bit line being assigned to the common electrode.
  • a plurality of memory cells are arranged on a collecting electrode both in the word line direction and in the bit line direction, see, for example, FIG. 8 or FIGS. 9 and 10 explained below.
  • FIG. 10 shows a memory unit 100 with eight collective electrodes S100 to S114, which are each assigned to one of eight bit line decoders BDO to BD14.
  • a collecting electrode S100 to S114 extends over three transistor memory cells which are assigned to seven different word line decoders WDO to WD12.
  • the bit width of the bit line decoders BDO to BD14 and the word line decoders WDO to WD12 is four bits in the exemplary embodiment.
  • 112 memory cells are located under a collecting electrode.
  • Multiplexers (not shown) ensure that, depending on an address data, only one bit line decoder BDO to BDI4 and only one word line decoder WDO to WD12 are active.
  • the memory unit 100 has a different organizational structure, for example a different number of word line decoders or bit line decoders or a different bit width of the decoders.
  • the bit width is, for example, two bits, eight bits or sixteen bits.
  • the current consumption of the memory unit 100 can be considerably reduced if, for example, a potential is only applied to the collecting electrode S100 to S114 whose bit line decoder BDO to BD14 is currently selected.
  • the unselected collector electrodes BDO to BD14 are not connected to the operating potential or the ground potential.
  • FIG. 11 shows a memory unit 110 with seven collecting electrodes S200 to S212, which are each assigned to one of seven word line decoders WD10 to WD22.
  • a collecting electrode S200 to S212 extends over three transistor memory cells which are assigned to six different bit line decoders BD10 to BD20.
  • the bit width of the bit line decoders BD10 to BD20 and the word line decoders WD10 to WD22 is four bits in the exemplary embodiment.
  • 96 memory cells are located under a collecting electrode S200 to S212.
  • Multiplexers ensure that, depending on an address data, only one bit line decoder BD10 to BD20 and only one word line decoder WD10 to WD22 are active.
  • the storage unit 110 has a different organizational structure, for example a different number of word line decoders or bit line decoders or a different bit width of the decoders.
  • the bit width is, for example, two bits, eight bits or sixteen bits.
  • the invention provides space-saving or chip area-saving variants of three-transistor SRAM cells (3T) and single-transistor SRAM cells (IT).
  • MIM capacitors with high-k dielectrics are characterized by high surface capacitance densities, for example of up to 26 fF per square micrometer, see P. Mazoyer et al., IITC2003, page 117. This means that the required IF capacities with less than 0, 05 square micrometers can be realized when an area capacity of 25 fF per square micrometer is reached.
  • the materials used for the MIM capacitors are deposited and annealed at the temperatures typically lower than 450 ° C (degrees Celsius) for metallizations, although then not all of the dielectrics, in particular not all of the dielectrics mentioned, reach the maximum values for the relative dielectric constant become.
  • the exemplary embodiments with collecting electrodes can be used both for storage capacitors with only two electrodes each, as well as for storage capacitors with more than two electrodes or for several storage capacitors connected in parallel and arranged one above the other per storage cell.
  • the collecting electrodes are the cover electrodes.

Landscapes

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  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

Erläutert wird unter anderem eine Speicherzelle mit drei Transistoren (S11, S12, S13) und einem Kondensator (C11, C12, C13), der metallische Elektroden enthält. Die Speicherzelle ist in einer Speichereinheit (100) angeordnet. Es werden Konzepte zur platzsparenden Ausführung des Kondensators angegeben. Insbesondere ist dies bei der Verwendung von Sammelelektroden (S100 bis S114) gegeben. Der Kondensator (C11, C12, C13) enthält mindestens eine metallische Elektrode.

Description

Beschreibung
DREITRANSISTOR-SPEICHERZELLE UND SPEICHEREINHEIT MIT METALLISCHEN SAMMELELEKTRODEN DER KONDENSATOREN
Die Erfindung betrifft ein Speicherzelle, die drei Transistoren und mindestens einen Speicherkondensator enthält. Die Transistoren werden meist als Feldeffekttransistoren ausgebildet.
Auf Grund der im Kondensator auftretenden Leckströme ist ein wiederholtes Auffrischen der Ladungen erforderlich, wobei von einem Refresh gesprochen wird. Speichereinheiten, bei denen ein Taktsignal für den Refresh von einem Taktsignal eines außerhalb der Speichereinheit angeordneten Prozessors abhängt, werden als dynamischer RAM (Random Access Memory) bzw. als DRAM bezeichnet. Wird das Taktsignal für den Refresh von einer Logik erzeugt, die auf dem gleichen Chip angeordnet ist, so spricht man von einem eingebetteten DRAM bzw. auch von einem Pseudo-SRAM (Stativ Random Access Memory) .
Im Vergleich mit einer Eintransistorspeicherzelle geht bei einer Dreitransistorspeicherzelle die im Kondensator gespeicherte Ladung beim Lesen nicht verloren. Im Vergleich zu einer Zweitransistorspeicherzelle ist die Zuverlässigkeit beim Lesen höher. Im Vergleich zu einer Speicherzelle mit mehr als drei Transistoren, ist der Flächenbedarf für die Dreitransistorspeicherzelle klein .
Bisher wurden die Kondensatoren für Dreitransistorzellen beispielsweise ausgeführt:
- als Kondensator mit einer Elektrode im Substrat und einer Elektrode aus polykristallinem Material, oder
- als sogenannter gestapelter Kondensator in einem polykri- stallinen Material unmittelbar oberhalb des Substrats . Es ist Aufgabe der Erfindung eine einfach aufgebaute und einfach herzustellende Speicherzelle anzugeben, die gute elektrische Eigenschaften hat, insbesondere bei kleinem Flächenbedarf, geringer Stromaufnahme und einer hohen Ausbeute in der Fertigung.
Die auf die Speicherzelle bezogene Aufgabe wird durch eine Speicherzelle mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen ange- geben.
Der Speicherkondensator der erfindungsgemäßen Speicherzelle enthält mindestens eine metallische Elektrode. Bei einer Ausgestaltung sind alle Elektroden des Speicherkondensators metallische Elektroden. Metallische Elektroden lassen sich in der Metallisierung anordnen, d.h. oberhalb der Transistoren der Speicherzelle. Damit ist der Flächenbedarf pro Speicherzelle klein. Außerdem haben metallische Elektroden bessere elektrische Eigenschaften als Elektroden aus polykristallinem Material oder aus einkristallinem Halbleitermaterial, insbesondere hinsichtlich der elektrischen Leitfähigkeit.
Bei einer Weiterbildung sind Bereiche, insbesondere Kanalbereiche, der Transistoren in einem Halbleiter-Substrat ange- ordnet. Das Substrat ist bei einer Ausgestaltung ein Siliziumsubstrat .
Bei einer anderen Weiterbildung enthält der Kondensator mehr als zwei Elektroden, insbesondere mehr als zwei metallische Elektroden. Die Elektroden haben voneinander verschiedene
Abstände zu dem Substratteil, welcher die Bereiche der Transistoren enthält. Bei einer Ausgestaltung sind die Elektroden des Kondensators parallel zueinander und parallel zu einem Substratoberflächenbereich .der Speicherzelle angeordnet.
Bei einer Weiterbildung enthält die Speicherzelle mit zunehmenden Abstand von dem Substratteil in der angegebenen Rei- henfolge eine erste Elektrode, eine zweite Elektrode, eine dritte Elektrode und eine vierte Elektrode. Damit sind zwei oder mehr Kondensatorelektrodenpaare übereinander angeordnet . Die Chipfläche für eine Speicherzelle hängt damit nicht mehr so stark von der benötigten Gesamtkapazität des Speicherkondensators ab.
Bei einer Weiterbildung sind die erste Elektrode und die dritte Elektrode elektrisch leitfähig miteinander zu einer Elektrodengruppe verbunden. Die zweite Elektrode und die vierte Elektrode sind ebenfalls elektrisch leitfähig miteinander zu einer weiteren Elektrodengruppe verbunden. Damit entsteht eine einfach anzuschließende Anordnung aus ineinander greifenden Elektrodengruppen. Sind die Elektroden einer Elektrodengruppe gleich dick und die Elektroden verschiedner Elektrodengruppen verschieden dick, so entsteht ein Speicherkondensator mit guten elektrischen Eigenschaften, insbesondere wenn die dünneren Elektroden an ein konstantes Potential gelegt werden. Verschieden dicke Elektroden sind insbesondere bei der Anordnung der Elektroden in verschiedenen Metallisierungslagen bevorzugt.
Bei einer nächsten Weiterbildung enthält der Speicherkondensator mindestens zwei metallische Elektroden, die zwischen zwei einander benachbarten Metallisierungslagen angeordnet sind, insbesondere zwischen ebenen Metallisierungslagen. Diese Weiterbildung wird auch mit dem Übereinanderstapeln von Elektroden in verschiedenen Metallisierungslagen kombiniert, so dass die Gesamtflächenkapazität des Kondensators weiter steigt.
Die metallische Elektrode besteht bei einer Ausgestaltung aus einem Metall oder enthält mehr als 50 Gewichtsprozent Atome eines Metalls. Geeignete Metalle sind Titannitrid, Tantalnit- rid, Tantal, Titan, Wolframnitrid, Aluminium, Aluminiumlegierung, Kupfer, Kupferlegierung, Wolfram, Gold oder Silber. Bei einer anderen Ausgestaltung haben die Elektroden einen quadratischen oder rechteckigen Umriss. Insbesondere gibt es keine konvexen Ecken zu Teilbereichen der Elektrode, deren Fläche mehr als zehn Prozent der quadratischen oder recht- eckigen Umrissfläche beträgt. Die Elektroden mit der einfachen Grundform sind einfach herzustellen und haben geringe Leckströme .
Bei einer nächsten Ausgestaltung besteht das Kondensatordie- lektrikurn aus Siliziumoxid, insbesondere Siliziumdioxid,
Siliziumnitrid, Siliziumkarbid, Aluminiumoxid, insbesondere Aluminiumtrioxid, Tantaloxid, insbesondere Tantalpentoxid, Hafniumoxid, insbesondere Hafniumdioxid, Zirkoniumoxid, insbesondere Zirkoniumdioxid, Bleizirkonattitanat, Bariumstron- tiumtitanat. Viele dieser Materialien haben eine relative
Dielektrizitätskonstante größer 8 oder größer 10 oder sogar größer 20. Im Zusammenhang mit einer Dicke des Kondensatordielektrikums im Bereich von 50 nm bis 5 nm lassen sich schon mit einem Plattenpaar hohe Flächenkapazitätswerte erzielen, z.B. größer als 2 fF/μm2 (Femtofarad pro Quadratmikrometer) oder größer als 10 fF/μm2. Die Kapazität des Kondensators liegt bei einer Ausgestaltung im Bereich von 10 fF bis 0,5 fF, insbesondere bei 1 fF.
Bei einer nächsten Weiterbildung enthält der Kondensator neben einer parallel zu einem Substrat liegenden Elektrodenfläche bzw. Elektrodenteilflache auch mindestens eine quer zum Substrat liegende Elektrodenfläche bzw. Elektrodenteil- flache enthält, die maßgeblich zur Gesamtkapazität beiträgt. So werden bspw. mindestens zehn Prozent der Kapazität durch querliegende Elektrodenflächen erbracht. Solche U-förmigen oder V-förmigen Elektroden sind bspw. in der europäischen Patentanmeldung EP 1277229 erläutert.
Bei einer anderen Weiterbildung ist zwischen dem Speicherkondensator und dem Substrat ein Leitabschnitt zum lateralen Stromtransport innerhalb der Metallisierungslage vorgesehen, in der er angeordnet ist. Eine elektrisch leitfähige Verbindung liegt zwischen dem Leitabschnitt und einem Anschluss eines Transistors. Eine weitere elektrisch leitfähige Verbindung liegt zwischen dem Leitabschnitt und einem Anschluss eines anderen Transistors der Speicherzelle. Zwischen dem Leitabschnitt und dem Kondensator gibt es vorzugsweise eine einzige elektrisch leitende Verbindung. Der Leitabschnitt ermöglicht einen zuverlässigen Anschluss von zwei Transistoren an den Speicherkondensator.
Die auf die Speichereinheit bezogene Aufgabe wird durch den auf eine Speichereinheit gerichteten unabhängigen bzw. nebengeordneten Anspruch gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
Die erfindungsgemäße Speichereinheit enthält eine Vielzahl von erfindungsgemäßen Speicherzellen bzw. deren Weiterbildungen. Damit gelten die oben genannten technischen Wirkungen auch für die Speichereinheit.
Bei einer Weiterbildung der Speichereinheit sind Elektroden für verschiedene Speicherzellen als eine Sammelelektrode ausgebildet. Die Sammelelektrode ist bei einer Ausgestaltung in einer Wortleitungsrichtung als eine Elektrode für mehrere Speicherzellen an verschiedenen Bitleitungen ausgebildet. In Bitleitungsrichtung sind dagegen der Sammelelektrode nicht mehrere Speicherzellen zugeordnet. Alternativ ist die Sammelelektrode in einer Bitleitungsrichtung als eine Elektrode für mehrere Speicherzellen an verschiedenen Wortleitungen ausge- bildet ist. Bei der Alternative sind der Sammelelektrode in Wortleitungsrichtung nicht mehrere Speicherzellen zugeordnet. Durch diese Maßnahmen ergeben sich Freiheitsgrade für das Design und bestimmte schaltungstechnischen Anforderungen lassen sich leichter erfüllen.
Bei einer nächsten Weiterbildung ist die Sammelelektrode als eine Elektrode sowohl in einer Wortleitungsrichtung für Spei- cherzellen an mehreren Bitleitungen als auch in einer Bitleitungsrichtung für Speicherzellen an mehreren Wortleitungen ausgebildet, bspw. für einen Teil der Speicherzellen der Speichereinheit jedoch nicht für alle Speicherzellen der Speichereinheit. Die Anzahl der zu der Sammelelektrode gehörenden Wortleitungen ist bei einer Weiterbildung gleich der Bitbreite eines Wortleitungsdekoders . Alternativ ist die Anzahl der zu der Sammelelektrode gehörenden Bitleitungen gleich der Bitbreite eines Bitleitungsdekoders der Spei- chereinheit. Durch diese Maßnahme entsteht ein verringerter
Stromverbrauch, insbesondere dann, wenn die Speicherzellen an einer Wortleitung an mehrere Bitleitungsdekoder oder die Speicherzellen an einer Bitleitung an mehrere Wortleitungsdekodern angeschlossen sind.
Die Sammelelektrode wird vorzugsweise außerhalb des Speicherzellenfeldes für mehrere Speicherzellen angeschlossen ohne dass lokale elektrisch leitfähige Verbindungen für einzelne Speicherzellen bestehen. Dadurch wird das Design im Speicher- zellenfeld entspannt. Alternativ enthält die Sammelelektrode mindestens einen Anschluss für jede Speicherzelle, wodurch sich eine gute Kontaktierung und ein gleichmäßiges Potential an der Sammelelektrode ergibt.
Bei einer nächsten Weiterbildung sind die Speicherkondensatoren für alle Speicherzellen mit untereinander gleichen Abstand zu den Transistoren der betreffenden Speicherzelle angeordnet, vorzugsweise in gleichen Metallisierungslagen. Die Anzahl der Herstellungsschritte ist damit klein. Alterna- tiv sind die Speicherkondensatoren für verschiedene Speicherzellen mit untereinander verschiedenem Abstand zu den Transistoren der betreffenden Speicherzelle angeordnet, vorzugsweise in verschiedenen Metallisierungslagen. Dies bietet insbesondere die Möglichkeit, die Kondensatoren einander benachbarter Speicherzellen überlappend anzuordnen, wodurch der Flächenbedarf sinkt. Dies gilt sowohl für Kondensatoren mit nur einem Elektrodenpaar als auch für Kondensatoren mit mehr als zwei Elektroden.
Bei einer weiteren Weiterbildung ist der Kondensator einer Speicherzelle näher an einem Halbleitersubstrat der Speichereinheit angeordnet als eine Bitleitung zur Ansteuerung der Speicherzelle. Dadurch lässt sich der Kondensator einfacher anschließen. Alternativ ist der Kondensator einer Speicherzelle weiter weg von dem Halbleitersubstrat als die Bitleitung angeordnet. Aussparungen in den Elektroden des Kondensators für den Anschluss der Bitleitung können in diesem Fall entfallen.
Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen: Figur 1 eine Dreitransistor-Speicherzelle, Figur 2 eine Draufsicht auf ein Layout der Speicherzelle, Figur 3 einen Querschnitt durch das Layout der Speicherzelle, Figur 4 ein Ausführungsbeispiel mit in einer Ebene angeordneten Speicherkondensatoren, Figur 5 ein Ausführungsbeispiel mit in mehreren Ebenen angeordneten Speieherkondensatoren, Figur 6 ein Ausführungsbeispiel mit parallel geschalteten Einzelkondensatoren,
Figur 7 ein Ausführungsbeispiel mit einem Mehrlagenkondensator, Figur 8 eine Draufsicht auf ein Ausführungsbeispiel mit einer Boden-Sammelelektrode, Figur 9 einen Querschnitt durch ein Ausführungsbeispiel mit einer Deck-Sammelelektrode, Figur 10 ein Ausführungsbeispiel mit mehreren Sammelelektroden, und Figur 11 ein weiteres Ausführungsbeispiel mit mehreren Sam- melelektroden. Figur 1 zeigt einen Schaltplan einer Speicherzelle 10 mit drei Transistoren Tl bis T3 sowie mit einem Kondensator Cs. Die Transistoren Tl bis T3 sind im Ausführungsbeispiel n- Kanaltransistoren. Der Kondensator Cs wird durch einen MIM- Kondensator (Metal Insulator Metal) realisiert.
Die Schaltung der Speicherzelle 10 enthält eine Teilschaltung zum Schreiben und eine Teilschaltung zum Lesen, wobei beim Lesen die Ladung des Kondensators Cs nicht verändert wird, so dass auch ein Auffrischen dieser Ladung nach einem Lesevorgang nicht erforderlich ist.
Die Teilschaltung zum Schreiben enthält den Schreib- Transistor Tl und den Kondensator Cs . Der Gateanschluss des Transistors Tl ist mit einer Schreibwortleitung WWL verbunden. Der Drainanschluss des Transistors Tl ist mit einer Schreibbitleitung BLl verbunden. Der Sourceanschluss des Transistors Tl führt zu einem Speicherknoten X, der durch die eine Elektrode des Kondensators CS gebildet wird. Die andere Elektrode des Kondensators Cs liegt auf einem Massepotential VSS.
Die Teilschaltung zum Lesen enthält die Transistoren T2 und T3. Der Gateanschluss des Transistors T3 ist mit einer Lese- wortleitung RWL verbunden. Damit sind Wortleitungen immer mit einem Gateanschluss eines Transistors Tl bzw. T3 verbunden. Der Sourceanschluss des Transistors T3 ist mit einer Lesebitleitung BL2 verbunden, die vor Beginn des Lesevorganges bspw. auf ein Betriebspotential VDD aufgeladen wird. Der Drain- anschluss des Transistors T3 ist mit dem einen Sourceanschluss des Transistors T2 verbunden. Der Gateanschluss des Transistors T2 ist mit dem Speicherknoten X verbunden. Der Drainanschluss des Transistors T2 liegt auf dem Massepotential VSS.
Der Transistor T2 übernimmt die Aufgabe eines Verstärkers, so dass auch bei Ladungsverlusten auf dem Speicherknoten X noch ein zuverlässiges Lesen möglich ist. Befindet sich eine positive Ladung auf dem Speicherknoten X, so ist der Transistor T2 im eingeschalteten Zustand und die vorgeladene Lesebitleitung BL2 wird beim Lesevorgang entladen.
Figur 2 zeigt eine Draufsicht auf ein Layout der Speicherzelle 10. Figur 3 zeigt einen Querschnitt durch das Layout der Speicherzelle 10. Die Speicherzelle 10 wird ausgehend von einem Silizium-Substrat 12 hergestellt. Im Substrat 12 sind Isolationsbereiche 14, 16 enthalten. Außerdem enthält das
Substrat 12 n-dotierte Kanalanschlussgebiete der Transistoren Tl bis T3, nämlich: einen Sourcebereich 20 des Transistors T3, einen Dotierbereich 22, der den Drainbereich des Tran- sistors T3 und den Sourcebereich des Transistors T2 bildet, einen Drainbereich 24 des Transistors T2, einen Sourcebereich 26 des Transistors Tl, und einen Drainbereich 28 des Transistors Tl.
Mit zunehmenden Abstand vom Substrat 12 sind in der Speicherzelle angeordnet: in einer Ebene "gate" die Lesewortleitung RWL, die Schreibwortleitung WWL und das Gate 30 des Transistors T2, alle aus polykristallinem Silizium, in einer Ebene "contact" Kontakte Wl bis W5, beispielsweise aus Wolfram, wobei der Kontakt Wl zum Drainbereich 28, der Kontakt W2 zum Sourcebereich 26, der Kontakt W3 zum Gate 30, der Kontakt W4 zum Drainbereich 24 und der Kontakt W5 zum Sourcebereich 20 führt, in einer ebenen Metallisierungslage ml ein Pad 32 (lan- ding pad) , das mit dem Kontakt Wl verbunden ist, ein Pad 34, das mit den Kontakten W2 und W3 verbunden ist, eine in Wortleitungsrichtung verlaufende und mit dem Kontakt W4 verbundene Masseleitung Vss aus bspw. Kupfer oder aus einer Kupferlegierung, und ein Pad 36, das mit dem Kon- takt W5 verbunden ist, wobei die Pads bspw. aus Kupfer oder aus einer Kupferlegierung bestehen, - ein Vialage vial, die ein Via 40, das zum Pad 34 führt, ein Via 41, das zum Pad 32 führt, und die ein Via 42, das zum Pad 36 führt, enthält, eine ebene Metallisierungslage m2, die ein Pad 44, das mit dem Via 40 verbunden ist, sowie die Schreibbitleitung BL1 und die Lesebitleitung BL2 enthält, wobei die Schreibbitleitung BL1 mit dem Via 41 und die Lesebitlei- tung BL2 mit dem Via 42 verbunden ist, eine Vialage via2, die ein Via 46 enthält, das zum Pad 44 führt, eine ebene Metallisierungslage m3, die ein Pad 48 enthält, das mit dem Via 46 verbunden ist, - eine Vialage via3, die ein Via 50 enthält, das zum Pad 48 führt, eine Metallisierungslage m4, die ein Pad 52 enthält, das mit dem Via 50 verbunden ist, eine Vialage via4, die ein Via 54 enthält, das mit dem Pad 52 verbunden ist, und eine Metallisierungslage m5, die eine Bodenelektrode des Kondensators Cs enthält.
Die Vias 40 bis 54 bestehen bspw. aus Kupfer oder aus einer Kupferlegierung. Zur Herstellung der Metallisierung werden mehrere einfach-Damascene oder dual-Damasceneverfahren eingesetzt, bei denen nach der Kupferabscheidung bspw. jeweils mit Hilfe eines CMP-Verfahrens (Chemical Mechanical Polishing) planarisiert wird.
Die Metallisierungslage m5 enthält außerdem ein an die Bodenelektrode 56 grenzendes Kondensatordielektrikum 58 sowie eine auf dem Kondensatordielektrikum 58 angeordnete Deckelektrode 60 des Kondensators Cs.
Figur 4 zeigt ein Ausführungsbeispiel mit in einer Ebene angeordneten Speicher-Kondensatoren Cl bis C3, die in dieser Reihenfolge zu Dreitransistor-Speicherzellen Sl, S2 bzw. S3 gehören, die bis auf die im folgenden erläuterten Abweichungen bspw. wie die Speicherzelle 10 aufgebaut sind. Bodenelektroden der Kondensatoren Cl bis C3 sind bspw. in der Metallisierungslage m2 angeordnet. In diesem Fall werden die Bitleitungen BL1 und B2 in der Metallisierungslage m3 geführt .
Die Bodenelektroden der Kondensatoren Cl bis C3 sind von unten her angeschlossen, d.h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator Cl bis C3 und einem Substrat 12a liegt. Die Deckelektroden der Kondensatoren Cl bis C3 sind dagegen für jede Speicherzelle Sl bis S3 von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12a führt und durch die Metallisierungslagen ml bis m4 verläuft. Die Speicherzellen Sl bis S3 liegen bspw. an den gleichen Wortleitungen oder an den gleichen Bitleitungen. Die Bodenelektroden der Kondensatoren Cl bis C3 sind im Ausführungsbeispiel dicker als die Deckelektroden der Kondensatoren Cl bis C3.
Figur 5 zeigt ein Ausführungsbeispiel mit in mehreren Ebenen angeordneten Speicher-Kondensatoren Cll, C12 und C13, die in dieser Reihenfolge zu Dreitransistor-Speicherzellen Sll, S12 bzw. S13 gehören, die bis auf die im folgenden erläuterten Abweichungen bspw. wie die Speicherzelle 10 aufgebaut sind. Die Bodenelektrode des Kondensators Cll liegt im Ausführungsbeispiel in der Metallisierungslage m2. Die Bodenelektrode des Kondensators C12 liegt in der Metallisierungslage m3. Die Bodenelektrode des Kondensators C13 liegt in der Metallisierungslage ml, d.h. in der Metallisierungslage, die zu einem Substrat 12c den geringsten Abstand hat.
Die Bodenelektroden der Kondensatoren Cll bis C13 sind von unten her angeschlossen, d.h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator Cll bis C13 und dem Substrat 12b liegt. Die Deck- elektroden der Kondensatoren Cll bis C13 sind dagegen für jede Speicherzelle Sll bis S13 von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12b führt und durch die Metallisierungslagen ml bis m4 verläuft. Die Speicherzellen Sll bis S13 liegen bspw. an den gleichen Wortleitungen oder an den gleichen Bitleitungen.
Die Bodenelektroden der Kondensatoren Cll bis C13 sind im Ausführungsbeispiel dicker als die Deckelektroden der Konden- satoren Cll bis C13. Die Kondensatoren C12 und C13 sind überlappend zueinander in einer Normalenrichtung einer Oberfläche 70 des Substrats 12b angeordnet, so dass sie jeweils auch eine Fläche des Substrates überlappen, die zu der anderen Speicherzelle gehören. Die in Figur 5 dargestellte Anordnung von drei Arten von Speicherzellen Sll bis S13, wird bei einem anderen Ausführungsbeispiel nach links fortgesetzt, siehe Punkte 72, so dass eine Abfolge m2, m3, ml, m2, m3 usw. der Bodenelektroden in den Metallisierungslagen entsteht. Bei anderen Ausführungsbeispielen werden andere Abfolgen verwen- det.
Figur 6 zeigt ein Ausführungsbeispiel mit jeweils drei parallel geschalteten Einzelkondensatoren C21a bis C21c bzw. C22a bis C22c je Speicherzelle S21 bzw. S22, wobei die Speicher- zellen S21 und S22 bis auf die im folgenden erläuterten Unterschiede wie die Speicherzelle 10 aufgebaut sind, so dass im Folgenden nur der Aufbau der Speicherzelle S21 erläutert wird. Die Bodenelektrode des Kondensators C21a liegt im Ausführungsbeispiel in der Metallisierungslage ml. Die Boden- elektrode des Kondensators C21b liegt in der Metallisierungs- lage m2. Die Bodenelektrode des Kondensators C21c liegt in der Metallisierungslage m3, d.h. in der Metallisierungslage, die zu einem Substrat 12c den größten Abstand hat. Die Kondensatoren der Speicherzelle S21 sind bezüglich der Normalen- richtung einer Oberfläche 80 des Substrats 12c überlappend zueinander angeordnet, wobei vorzugsweise ein gleichmäßiger Versatz zwischen benachbarten Kondensatoren auftritt. Die Bodenelektroden der Kondensatoren C21a bis C21c sind von unten her angeschlossen, d.h. über eine Verbindung, die nur innerhalb der Metallisierungslagen zwischen dem betreffenden Kondensator C21a bis C21c und dem Substrat 12b liegt. Die Deckelektroden der Kondensatoren C21a bis C21c sind dagegen von oben her angeschlossen, wobei die betreffende Verbindung bis zum Substrat 12c führt. Die Speicherzellen S21 und S22 liegen bspw. an den gleichen Wortleitungen oder an den glei- chen Bitleitungen. Die Bodenelektroden der Kondensatoren C21a bis C22c sind im Ausführungsbeispiel dicker als die Deckelektroden der Kondensatoren C21a bis C22c.
Durch die an Hand der Figur 6 gezeigte Anordnung ergibt sich eine höhere Kapazität über der pro Speicherzelle S21, S22 vorgegebenen Grundfläche . Alternativ zu den planaren Kondensatoren gemäß Figuren 4 bis 6 werden bei anderen Ausführungsbeispielen U-förmige oder V-förmige MIM-Kondensatoren genutzt .
Figur 7 zeigt ein Ausführungsbeispiel mit einem Mehrlagenkondensator C30, der an Stelle der in den Figuren 4 bis 6 gezeigten Kondensatoren Cl bis C22c eingesetzt wird. Bei dem Kondensator C30 liegen mehrere metallische Elektroden El bis E4 zwischen zwei Metallisierungslagen, z.B. zwischen der
Metallisierungslage m2 und m3. Die untere Elektrode El und die obere mittlere Elektrode E3 bilden eine Elektrodenpaar El, E3, das untereinander elektrisch leitfähig verbundene Elektroden enthält. Die untere mittlere Elektrode E2 und die oberste dargestellte Elektrode E4 bilden eine weiteres Elektrodenpaar E2, E4, das ebenfalls verbundene Elektroden E2 und E4 enthält. Das Elektrodenpaar El, E3 ist mit einem Anschluss AI des Kondensators C30 verbunden. Das Elektrodenpaar E2, E4 ist mit dem anderen Anschluss A2 des Kondensators verbunden.
Mit anderen Worten ausgedrückt wechseln sich zwischen zwei Metallisierungslagen die Elektroden der Elektrodenpaare mit zunehmendem Abstand zum Substrat ab. Zwischen benachbarten Elektroden liegt ein dünnes Dielektrikum Dl bis D3 usw., insbesondere aus einem Material mit einer relativen Dielektrizitätskonstante größer acht. Die untere Elektrode des Kondensators C30 wird bei einem anderen Ausführungsbeispiel in der Metallisierungslage m3 dicker als die darüber angrenzende Elektrode ausgeführt. Auch eine dicke Elektrode in der Metallisierungslage m3 lässt sich in den Kondensator C30 einbeziehen.
Der Anschluss der Elektroden des Kondensators kann vom Substrat her erfolgen, wie in Figur 7 dargestellt. Jedoch werden die Elektroden El bis E4 in einem anderen Ausführungsbeispiel von "oben" her angeschlossen, d.h. an ihren dem Substrat abgewandten Seiten. Die Elektroden eines Elektrodenpaares werden bei einem nächsten Ausführungsbeispiel bspw. an voneinander verschiedenen Seiten angeschlossen, insbesondere von "oben". Bei weiteren Ausführungsbespielen enthält der Kondensator C30 nur drei Elektroden oder mehr als vier Elektroden, z.B. fünf, sechs oder sieben Elektroden.
Figur 8 zeigt eine Draufsicht auf ein Ausführungsbeispiel mit einem Kondensator C40, der einer unteren Sammelelektrode E10, für mehrere Speicherzellen S40 bis S46 enthält, im Ausfüh- rungsbeispiel für vier Speicherzellen, die bis auf die im folgenden erläuterten Unterschiede jeweils wie die Speicherzelle 10 aufgebaut sind. Die Sammelelektrode E10 führt Massepotential Vss. Der Kondensator C40 hat mehrere Deckelektroden E40, E42, E44 und E46, die in dieser Reihenfolge den Spei- cherzellen S40, S42, S44 und S46 zugeordnet sind. Die Speicherzellen S42 bis S46 sind neben dem Kondensator C40 angeordnet, d.h. in lateraler Richtung bezüglich der aktiven Oberfläche eines Substrates . Durch die in Figur 8 dargestellte Anordnung lässt sich ebenfalls ein platzsparender MIM- Kondensator herstellen. Insbesondere kann die Bodenelektrode außerhalb des Zellenfeldes angeschlossen werden. Figur 9 zeigt einen Querschnitt durch ein Ausführungsbeispiel mit einem Kondensator, der einer Deck-Sammelelektrode E48 und mehrere Bodenelektroden E50 und E52 enthält, die in dieser Reihenfolge zwei Speicherzellen S50 und S52 zugeordnet sind. Die Speicherzellen 50 und 52 sind bis auf die erläuterten Unterschiede jeweils wie die Speicherzelle 10 aufgebaut. Durch die in Figur 9 dargestellte Anordnung lässt sich ein platzsparender MIM-Kondensator herstellen. Insbesondere kann die Deckelektrode E48 außerhalb des Zellenfeldes angeschlos- sen werden.
Die in den Figuren 8 und 9 dargestellten Sammelelektroden können in Wortleitungsrichtung oder in Bitleitungsrichtung mehreren Speicherzellen zugeordnet sein, wobei jeweils die durch eine Schreibwortleitung bzw. Lesewortleitung oder die durch eine Schreibbitleitung bzw. Lesebitleitung angesteuerten Speicherzellen der Sammelelektrode zugeordnet sind.
Gemäß einer dritten Variante sind an einer Sammelelektrode sowohl in Wortleitungsrichtung als auch in Bitleitungsrichtung mehrere Speicherzellen angeordnet, siehe bspw. Figur 8 bzw. die im Folgenden erläuterten Figuren 9 und 10.
Figur 10 zeigt eine Speichereinheit 100 mit acht Sammelelekt- roden S100 bis S114, die jeweils einem von acht Bitleitungsdekoder BDO bis BD14 zugeordnet sind. Eine Sammelelektrode S100 bis S114 erstreckt sich über Dreitransistor-Speicherzellen, die sieben verschiedenen Wortleitungsdekodern WDO bis WD12 zugeordnet sind. Die Bitbreite der Bitleitungsdekoder BDO bis BD14 und der Wortleitungsdekoder WDO bis WD12 beträgt im Ausführungsbeispiel vier Bit. Somit liegen im Ausführungsbeispiel 112 Speicherzellen unter einer Sammelelektrode. Nicht dargestellte Multiplexer gewährleisten, dass abhängig von einem Adressdatum nur jeweils ein Bitleitungsdekoder BDO bis BDI4 und nur jeweils ein Wortleitungsdekoder WDO bis WD12 aktiv sind. Bei anderen Ausführungsbeispielen hat die Speichereinheit 100 eine andere Organisationsstruktur, bspw. eine andere Anzahl von Wortleitungsdekodern bzw. Bitleitungsdekodern oder eine andere Bitbreite der Dekoder. Bei anderen Ausführungsbeispie- len beträgt die Bitbreite bspw. zwei Bit, acht Bit oder sechszehn Bit.
Durch die Zuordnung der Sammelelektroden S100 bis S114 zu jeweils einem Bitleitungsdekoder BDO bis BD14 lässt sich die Stromaufnahme der Speichereinheit 100 erheblich reduzieren, wenn bspw., nur an diejenige Sammelelektrode S100 bis S114 ein Potential angelegt wird, deren Bitleitungsdekoder BDO bis BD14 gerade ausgewählt ist. Die nicht ausgewählten Sammelelektroden BDO bis BD14 sind dagegen nicht mit dem Betriebs- potential oder dem Massepotential verbunden.
Figur 11 zeigt eine Speichereinheit 110 mit sieben Sammelelektroden S200 bis S212, die jeweils einem von sieben Wortleitungsdekoder WD10 bis WD22 zugeordnet sind. Eine Sammel- elektrode S200 bis S212 erstreckt sich über Dreitransistor- Speicherzellen, die sechs verschiedenen Bitleitungsdekodern BD10 bis BD20 zugeordnet sind. Die Bitbreite der Bitleitungsdekoder BD10 bis BD20 und der Wortleitungsdekoder WD10 bis WD22 beträgt im Ausführungsbeispiel vier Bit. Somit liegen im Ausführungsbeispiel 96 Speicherzellen unter einer Sammelelektrode S200 bis S212. Nicht dargestellte Multiplexer gewährleisten, dass abhängig von einem Adressdatum nur jeweils ein Bitleitungsdekoder BD10 bis BD20 und nur jeweils ein Wortleitungsdekoder WD10 bis WD22 aktiv sind.
Bei anderen Ausführungsbeispielen hat die Speichereinheit 110 eine andere Organisationsstruktur, bspw. eine andere Anzahl von Wortleitungsdekodern bzw. Bitleitungsdekodern oder eine andere Bitbreite der Dekoder. Bei anderen Ausführungsbeispie- len beträgt die Bitbreite bspw. zwei Bit, acht Bit oder sechszehn Bit. Durch die Zuordnung der Sammelelektroden S200 bis S212 zu jeweils einem Wortleitungsdekoder WD10 bis WD22 lässt sich die Stromaufnahme der Speichereinheit 110 erheblich reduzieren, wenn bspw., nur an die Sammelelektrode S 200 bis S212 ein Potential angelegt wird, deren Wortleitungsdekoder gerade ausgewählt ist. Die nicht ausgewählten Sammelelektroden sind dagegen nicht mit dem Betriebspotential oder dem Massepotential verbunden.
Zusammenfassend lässt sich feststellen, dass immer mehr moderne Logik-Chips (z.B. Mikro-Controller, Mikro-Prozessoren, Telecommunication-Chips usw.) immer größere On-Chip Speicher benötigen. Zum Teil nutzen diese typischen SRAM-Speicher mehr Chipfläche im Vergleich zur digitalen Logik. Durch die Erfin- düng werden platzsparende bzw. chipflächensparende Varianten von Dreitransistor-SRAM-Zellen (3T) und von Eintransistor- SRAM-Zellen (IT) angegeben.
Es wird vorgeschlagen, die Zellen mit einer in die Metalli- sierung verlagertren Kapazität zu realisieren. Insbesondere MIM-Kapazitäten mit high-k-Dielektrika zeichnen sich durch hohe Flächenkapazitätsdichten aus, die bspw. bis zu 26 fF pro Quadratmikrometer betragen, siehe P. Mazoyer u.a., IITC2003, Seite 117. Damit können benötigte lfF-Kapazitäten mit weniger als 0,05 Quadratmikrometer realisiert werden, wenn eine Flächenkapazität von 25 fF pro Quadratmikrometer erreicht wird.
Außerdem werden Konzepte für weitere Reduzierung des Flächenbedarfs und für die Realisierung von Sammelelektroden angege- ben.
Die für die MIM-Kondensatoren eingesetzten Materialien werden bei den für Metallisierungen typischen Temperaturen kleiner als 450 °C (Grad Celsius) abgeschieden und getempert, obwohl dann nicht bei allen Dielektrika, insbesondere nicht bei allen genannten Dielektrika, die maximalen Werte für die relative Dielektrizitätskonstante erreicht werden. Insbesondere lassen sich die Ausführungsbeispiele mit Sammelelektroden sowohl bei Speicherkondensatoren mit nur jeweils zwei Elektroden als auch bei Speicherkondensatoren mit mehr als zwei Elektroden bzw. bei mehreren parallel geschalteten und übereinander angeordneten Speicherkondensatoren je Speicherzelle anwenden. Insbesondere sind die Sammelelektroden die Deckelektroden.

Claims

Patentansprüche
1. Speicherzelle (10), mit drei Transistoren (Tl bis T3) und mit einem Speicherkondensator (Cs, Cl bis C50) , wobei der Speicherkondensator (Cs) mindestens eine metallische Elektrode enthält.
2. Speicherzelle (10) nach Anspruch 1, dadurch g e - kennzeichnet , dass die Bereiche der Transistoren (Tl bis T3) in einem Halbleiter-Substrat (12 bis 12c) angeordnet sind.
3. Speicherzelle (10) nach Anspruch 2, dadurch g e - kennzeichnet , dass der Speicherkondensator (Cs) mehr als zwei Elektroden (El bis E4) enthält, insbesondere mehr als zwei metallische Elektroden (El bis E4) , und dass die Elektroden (El bis E4) voneinander verschiedene Abstände zu dem Substratteil (12 bis 12c) haben, welcher die Bereiche der Transistoren (Tl bis T3) enthält.
4. Speicherzelle (10) nach Anspruch 3, dadurch gekennzeichnet , dass die Speicherzelle (10) mit zunehmenden Abstand von dem Substratteil (12 bis 12c) enthält, eine erste Elektrode (El) , eine zweite Elektrode (E2), eine dritte Elektrode (E3) , und vorzugsweise eine vierte Elektrode (E4) .
5. Speicherzelle (10) nach Anspruch 4, dadurch gekennzeichnet , dass die erste Elektrode und die dritte Elektrode elektrisch leitfähig miteinander zu einer Elektrodengruppe und vorzugsweise die zweite Elektrode und die vierte Elektrode elektrisch leitfähig miteinander zu einer weiteren Elektrodengruppe verbunden sind, wobei vorzugsweise die Elektroden einer Elektrodengruppe gleich dick und die Elektroden verschiedener Elektrodengruppen verschieden dick sind.
6. Speicherzelle (10) nach einem der vorhergehenden Ansprüche, dadurch gekennz eichnet , dass der Speicherkondensator (C30) mindestens zwei metallische Elektroden (El bis E4) enthält, die zwischen zwei einander benachbarten Metallisierungslagen (m.2, m.3) angeordnet sind, insbesondere zwischen ebenen Metallisierungslagen (m2, m3) .
7. Speicherzelle (10) nach einem der vorhergehenden Ansprüche, dadurch gekenn z eichnet , dass mindestens eines der folgenden Merkmale erfüllt ist: die metallische Elektrode (El bis E4) besteht aus einem Metall oder enthält mehr als 50 Gewichtsprozent Atome eines Metalls, mindestens eine Elektrode (El bis E4) besteht aus oder enthält Titannitrid, Tantalnitrid, Tantal, Titan, Wolframnitrid, Aluminium, Aluminiumlegierung, Kupfer, Kupferlegierung, Wolfram, Gold, Silber, die Elektroden (El bis E4) haben einen quadratischen oder rechteckigen Umriss, mindestens ein Kondensatordielektrikum (Dl bis D3) besteht aus oder enthält, Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Aluminiumoxid, Tantaloxid, Hafniumoxid, Zirkoniumoxid, Bleizirkonattitanat, Bariumstrontiumtitanat, mindestens ein Kondensatordielektrikum (Dl bis D3) enthält ein Material oder besteht aus einem Material mit einer rela- tiven Dielektrizitätskonstante größer 8 oder größer 10 oder größer 20, die Dicke des Kondensatordielektrikums (Dl bis D3) liegt im Bereich von 50 nm bis 5 nm, eine Erzeugungseinheit für ein Aufladesignal zum Ausgleich von Ladungsverlusten wird durch einen Prozessortakt eines Prozessor auf dem gleichen Substrat oder auf einem anderen Substrat wie die Speicherzelle synchronisiert, die Kapazität des Kondensators (Cs) liegt im Bereich von 10 fF bis 0,5 fF, insbesondere bei 1 fF.
8. Speicherzelle (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass der Kondensator (Cs) neben einer parallel zu einem Substrat liegenden Elektrodenfläche auch mindestens eine quer zum Substrat liegende Elektrodenfläche enthält, die zur Gesamtkapazität beiträgt .
9. Speicherzelle (10) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass der Kondensator (Cs) eine dicke und eine dünne Elektrode enthält, und dass die dünne Elektrode mit einem Betriebspotentialan- schluss oder mit einem Massepotentialanschluss (Vss) verbunden ist.
10. Speicherzelle (10) nach einem der vorhergehenden Ansprüche, gekennz eichnet durch einen zwischen dem Kondensator (Cs) und dem Substrat (12) angeordneten Leitabschnitt (34) zum lateralen Stromtransport innerhalb der Metallisierungslage (ml) , in der er angeordnet ist, eine elektrisch leitfähige Verbindung (W2) zwischen dem Leitabschnitt (34) und einem Anschluss eines Transistors (T3) , eine weitere elektrisch leitfähige Verbindung (W3) zwischen dem Leitabschnitt (34) und einem Anschluss eines anderen Transistors (T2) , und mit einer elektrisch leitfähigen Verbindung (40) zwischen dem Leitabschnitt (34) und dem Kondensator (Cs) , vorzugsweise eine einzige Verbindung.
11. Speicherzelle (10) nach Anspruch 10, dadurch gekennzeichnet , dass die elektrisch leitfähige Verbindung (W2) und die weitere elektrisch leitfähige Verbindung (Ws) in einer Verbindung, insbesondere in einer Langlochverbindung, oder in zwei durch ein Isoliermaterial voneinander getrennten Verbindungen enthalten sind.
12. Speichereinheit (100, 110) gekennzeichnet durch eine Vielzahl von Speicherzellen (10) nach einem der vorhergehenden Ansprüche.
13. Speichereinheit (100, 110) nach Anspruch 12, dadurc gekennzeichnet , dass Elektroden für verschiedene Speicherzellen (10) als eine Sammelelektrode (E10, E48, S100 bis S212) ausgebildet sind.
14. Speichereinheit (100, 110) nach Anspruch 13, dadurch gekennzeichnet , dass die Sammelelektrode in einer Wortleitungsrichtung als eine Elektrode für mehrere Speicherzellen (10) an verschiedenen Bitleitungen ausgebildet ist, oder dass die Sammelelektrode in einer Bitleitungsrichtung als eine Elektrode für mehrere Speicherzellen an verschiedenen Wortleitungen ausgebildet ist.
15. Speichereinheit (100, 110) nach Anspruch 13, dadurch gekenn zeichnet , dass die Sammelelektrode (S100 bis
S212) als eine Elektrode sowohl in einer Wortleitungsrichtung für Speicherzellen an mehreren Bitleitungen als auch in einer Bitleitungsrichtung für Speicherzellen (10) an mehreren Wortleitungen ausgebildet ist.
16. Speichereinheit (100, 110) nach Anspruch 15, dadurc gekennzeichnet , dass die Anzahl der zu der Sammelelektrode (S200 bis S212) gehörenden Wortleitungen gleich der Bitbreite eines Wortleitungsdekoders der Speichereinheit (110) ist, oder dass die Anzahl der zu der Sammelelektrode (S100 bis S114) gehörenden Bitleitungen gleich der Bitbreite eines Bitleitungsdekoders der Speichereinheit (100) ist, wobei vorzugsweise die Speicherzellen (10) an einer Wortlei- tung an mehrere Bitleitungsdekoder und/oder die Speicherzellen an einer Bitleitung an mehrere Wortleitungsdekodern angeschlossen sind.
17. Speichereinheit (100, 110) nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet , dass die Sammelelektrode (S100 bis S212) vorzugsweise außerhalb der Speicherzellen (10) für mehrere Speicherzellen (10) angeschlossen ist ohne dass lokale elektrisch leitfähige Verbindungen für einzelne Speicherzellen (10) bestehen, oder dass die Sammelelektrode (S100 bis S212) mindestens einen Anschluss für jede Speicherzelle aufweist.
18. Speichereinheit (100, 110) nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet , dass die Speicherkondensatoren (Cl bis C3) für alle Speicherzellen (10) mit untereinander gleichen Abstand zu den Transistoren der betreffenden Speicherzelle (10) angeordnet sind, vorzugsweise in der gleichen Metallisierungslage (m2) .
19. Speichereinheit (100, 110) nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet , dass die Speicherkondensatoren (Cll bis C13) für verschiedene Speicherzellen (10) mit untereinander verschiedenem Abstand zu den Transistoren der betreffenden Speicherzelle (10) angeordnet sind, vorzugsweise in verschiedenen Metallisierungslagen (ml bis m.3) .
20. Speichereinheit (100, 110) nach Anspruch 19, dadurch gekennzeichnet , dass die Speicherkondensatoren (C12, C13) einander benachbarter Speicherzellen (10, S12, S13) einander vollständig oder teilweise überlappen.
21. Speichereinheit (100, 110) nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet , dass der Kondensator einer Speicherzelle (10) näher an einem Halbleitersubstrat der Speichereinheit angeordnet ist als eine Bitlei- tung zur Ansteuerung der Speicherzelle, oder das der Kondensator (Cs) einer Speicherzelle weiter weg von dem Halbleitersubstrat (12) als die Bitleitung (BLl, BL2) angeordnet ist.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388364B2 (en) 2016-09-12 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8009459B2 (en) * 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
US8737107B2 (en) * 2009-01-15 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits and routing of conductive layers thereof
US7989919B2 (en) * 2009-06-03 2011-08-02 Infineon Technologies Ag Capacitor arrangement and method for making same
TWI423396B (zh) * 2009-10-16 2014-01-11 Inotera Memories Inc 電容電極結構及其製作方法
KR20240108579A (ko) 2009-11-20 2024-07-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011125432A1 (en) * 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101904445B1 (ko) * 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9129703B2 (en) 2010-08-16 2015-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor memory device
TWI608486B (zh) * 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
US8902637B2 (en) * 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
CN103247331B (zh) * 2012-02-13 2016-01-20 中国科学院微电子研究所 半导体存储器件及其访问方法
US9269663B2 (en) * 2012-12-06 2016-02-23 Texas Instruments Incorporated Single pattern high precision capacitor
KR20140092537A (ko) 2013-01-16 2014-07-24 삼성전자주식회사 메모리 셀 및 이를 포함하는 메모리 장치
JP2014199708A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI618081B (zh) * 2013-05-30 2018-03-11 半導體能源研究所股份有限公司 半導體裝置的驅動方法
US9324780B2 (en) 2013-11-01 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal (MIM) capacitor structure including redistribution layer
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
KR20150138026A (ko) 2014-05-29 2015-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP3507831B1 (de) 2016-08-31 2021-03-03 Micron Technology, Inc. Speicherarrays
WO2018044454A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
KR102171724B1 (ko) 2016-08-31 2020-10-30 마이크론 테크놀로지, 인크 메모리 셀 및 메모리 어레이
WO2018132250A1 (en) 2017-01-12 2018-07-19 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
CN108807444A (zh) * 2018-07-19 2018-11-13 上海集成电路研发中心有限公司 Cmos图像传感器及其制备方法
US20230187479A1 (en) * 2021-12-14 2023-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Back-end-of-line passive device structure having common connection to ground

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075265A (en) * 1997-06-27 2000-06-13 Siemens Aktiengesellschaft DRAM cell arrangement and method for its fabrication
US6087692A (en) * 1997-06-06 2000-07-11 Siemens Aktiengesellschaft DRAM cell configuration and method for its fabrication
US6329264B1 (en) * 1999-04-22 2001-12-11 Tsmc-Acer Semiconductor Manufacturing Inc. Method for forming a ragged polysilcon crown-shaped capacitor for a memory cell
JP2003178578A (ja) * 2001-10-01 2003-06-27 Sony Corp 強誘電体型不揮発性半導体メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713872B2 (ja) * 1987-11-24 1995-02-15 三菱電機株式会社 半導体記憶装置
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
JP3380373B2 (ja) * 1995-06-30 2003-02-24 三菱電機株式会社 半導体記憶装置及びその製造方法
DE19536528A1 (de) * 1995-09-29 1997-04-03 Siemens Ag Integrierbarer Kondensator und Verfahren zu seiner Herstellung
JPH09162304A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
US5646903A (en) * 1996-03-06 1997-07-08 Xilinx, Inc. Memory cell having a shared read/write line
WO2001084604A2 (de) * 2000-04-28 2001-11-08 Infineon Technologies Ag Verfahren zur herstellung eines integrierten kondensators
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6845059B1 (en) * 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US7027326B2 (en) * 2004-01-05 2006-04-11 International Business Machines Corporation 3T1D memory cells using gated diodes and methods of use thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087692A (en) * 1997-06-06 2000-07-11 Siemens Aktiengesellschaft DRAM cell configuration and method for its fabrication
US6075265A (en) * 1997-06-27 2000-06-13 Siemens Aktiengesellschaft DRAM cell arrangement and method for its fabrication
US6329264B1 (en) * 1999-04-22 2001-12-11 Tsmc-Acer Semiconductor Manufacturing Inc. Method for forming a ragged polysilcon crown-shaped capacitor for a memory cell
JP2003178578A (ja) * 2001-10-01 2003-06-27 Sony Corp 強誘電体型不揮発性半導体メモリ
US20040027873A1 (en) * 2001-10-01 2004-02-12 Toshiyuki Nishihara Ferrodielectric non-volatile semiconductor memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 2003, no. 10 8 October 2003 (2003-10-08) *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388364B2 (en) 2016-09-12 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device
US10943646B2 (en) 2016-09-12 2021-03-09 Semiconductor Energy Laboratory Co., Ltd. Memory device, driving method thereof, semiconductor device, electronic component, and electronic device

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US7440334B2 (en) 2008-10-21
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DE10344604A1 (de) 2005-05-04

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