DE3414057A1

DE3414057A1 - Halbleiter-speichervorrichtung und verfahren zu deren herstellung

Info

Publication number: DE3414057A1
Application number: DE19843414057
Authority: DE
Inventors: Mitsumasa Koyanagi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-04-15
Filing date: 1984-04-13
Publication date: 1984-10-18
Also published as: FR2544537B1; GB2138207A; IT1176006B; KR840008539A; HK22189A; GB2138207B; DE3414057C2; FR2544537A1; GB8405975D0; JPS59191373A; SG77088G; JPH0666436B2; KR920007331B1; IT8420481A0; US5021842A

Description

34UUbV

Die vorliegende Erfindung betrifft eine Halbleiter-Speichervorrichtung und ein Verfahren zu ihrer Herstellung, insbesondere eine dynamische Speichervorrichtung mit wahlfreiem Zugriff, wie sie als "Dynamic Random Access Memory (DRAM)" bekannt ist.

Der DRAM verwendet als Speicherzelle eine Serienschaltung aus einem Speicherkondensator und einem schaltenden Transistor (MISFET). Um die Informationsmenge (Anzahl der Bits) und die Zugriffszeit zu steigern, wird versucht, die Integrationsdichte des DRAM zu erhöhen. Die wirkungsvollste Maßnahme zur Anhebung der Integrationsdichte des. DRAM besteht in der Verringerung der vom Speicherkondensator beanspruchten Fläche. Die Verringerung dieser Fläche bedingt jedoch eine Abnahme der Kapazität des Kondensators. Dies führt nachteilig zum Ansteigen von zeitweise auftretenden Fehlern (soft errors) aufgrund von α-Teilchen und zur Verkürzung eines Auffrischzyklus.

Es sind mehrere Vorschläge bekannt, die vom Speicherkondensator beanspruchte Fläche zu reduzieren» ohne die Kapazität zu erniedrigen. Beispielsweise wurde in der japanischen Patentanmeldung Nr. 50-53883 vorgeschlagen, einen DRAM mit neuartigen Speicherkondensatoren aufzubauen, die nicht nur auf der Oberfläche, sondern auch in der Tiefe eines Halbleitersubstrats gebildet sind (sogenannte "Graben-Kondensatoren"/"trench capacitors" oder "gerippte Kondensatoren"/ "corrugated capacitors"). Jede Vertiefung (auch als "U-Rinne" oder "Graben" bezeichnet) ist in einer Hauptoberfläche eines Halbleitersubstrats gebildet. Auf der freiliegenden Oberfläche des Halbleitersubstrats in der Vertiefung ist ein Isolatorfilm ausgebildet. Diesen Isolatorfilm bedeckt eine Konden-

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satorelektrode. Der MIS-Kondensator ist damit aus dem Halbleitersubstrat, dem Isolatorfilm und der Kondensatorelektrode in der Vertiefung aufgebaut.

Der oben beschriebene DRAM wurde vom Erfinder versuchsweise hergestellt und untersucht. Als Ergebnis der Untersuchungen wurden die im folgenden beschriebenen Probleme festgestellt, die einer weiteren Erhöhung der Integrationsdichte des DRAM entgegenstehen:

(1) Ausbreitung einer Verarmungsschicht In dem Speicherkondensator ist der Teil, der die als Information dienenden Ladungen speichert, der Vertiefungsbereich im Halbleitersubstrat. Wird der Abstand zwischen den jeweils benachbarten Speicherkondensatoren erniedrigt, um die Integrationsdichte zu steigern, kommen die jeweiligen Verarmungsschichten, die von den Seitenwänden der die Speicherkondensatoren bildenden Vertiefungen ausgehen, miteinander in Berührung. Falls nun zwischen den benachbarten Speicherkondensatoren eine Potentialdifferenz besteht, wandern die Ladungen von dem Kondensator auf höherem Potential zu dem auf niedrigerem Potential. Das heißt, die Ladungen fließen zwischen den benachbarten Kondensatoren ab. Das führt zu einer Inversion der Information und damit zu einer Herabsetzung der Zuverlässigkeit. Dadurch steht dieser Effekt der Steigerung der Integrationsdichte des DRAM entgegen.

(2) Zunahme des Einflusses von α-Teilchen Im Vergleich zu einem herkömmlichen, planaren Speicherkondensator speichert die über der Vertiefung aufgebaute dreidimensionale Kondensatorstruktur eine größere Ladungsmenge im . Halbleitersubstrat. Gleichzeitig wird diese Struktur jedoch in stärkerem Maße durch Minoritätsträger beeinflußt, die sich aufgrund von α-Teilchen im Halbleitersubstrat entwickeln. Wenn die von einer Hauptoberfläche des Halbleitersubstrats

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ausgehende und in sein Inneres verlaufende Rinne tiefer Wird, nimmt der Einfluß der Minoritätsträger deutlich zu. Es läßt sich nur schwierig eine so große Ladungsmenge erzielen, daß der Einfluß der durch die α-Teilchen erzeugten Minoritätsträger vernachlässigt werden kann. Aus diesem Grund ist die Erhöhung der Tiefe der Rinne begrenzt. Dieses Problem steht der Steigerung der Zuverlässigkeit des DRAM entgegen.

(3) Schwierigkeiten bei der Glättung Die Breitenausdehnung der Vertiefung unmittelbar nach ihrer Ausbildung im Halbleitersubstrat beträgt je nach dem technologischen Standard zumindest etwa 1 μΐη. Da die Verdickung der Kondensatorelektrode zum Bruch einer Wortleitung führen kann, kann die Vertiefung nicht vollständig mit dem Material der Kondensatorelektrode und dem des Isolatorfilms gefüllt werden. Als Folge davon tritt im Oberteil der Vertiefung eine Senke auf. Damit neigen die über den Vertiefungen gebildeten Wortleitungen und Bit-Leitungen zum Bruch, und es treten Streuungen der Breite und der Länge der jeweiligen Leiterbahnen auf. Darauf sind die Streuungen der elektrisehen Charakteristika der DRAM-Bausteine und das Auftreten von nicht übereinstimmenden Bausteinen zurückzuführen.

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Halbleiter-Speichervorrichtung anzugeben, in der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise vermieden werden.

Eine spezielle Aufgabe der Erfindung liegt darin, die Integrationsdichte eines DRAM zu erhöhen, dessen Speicherkondensatoren in Vertiefungen gebildet sind.

Eine weitere Aufgabe der Erfindung ist es, den Ladungsabfluß zwischen benachbarten Speicherkondensatoren in einem DRAM zu verhindern, dessen Speicherkondensatoren in Vertiefungen gebildet sind.

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Eine weitere Aufgabe der Erfindung ist die Reduzierung des Einflusses von durch α-Teilchen erzeugten Minoritätsträgern auf in Vertiefungen gebildete Speicherkondensatoren in einem DRAM.

Eine weitere Aufgabe der Erfindung liegt darin, den Leckstrom zwischen einem Speicherkondensator und einem Substrat zu verhindern und dadurch die Informationshaltezeit zu verlängern.

Eine wiederum weitere Aufgabe der Erfindung ist darin zu sehen, bei einem DRAM das Auftreten von Senken' über Vertiefungen zu verhindern, in denen Speicherkondensatoren gebildet werden.

Diese und weitere, der Erfindung zugrunde liegende Aufgaben werden aus der Beschreibung bevorzugter Ausführungsbeispie-Ie deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen erfolgt.

Ein wesentliches Merkmal der vorliegenden Erfindung wird im folgenden kurz zusammengefaßt:

Der Speicherkondensator jeder Speicherzelle ist in einer Vertiefung ausgebildet, die von einem Halbleitersubstrat elektrisch isoliert ist. Der Speicherkondensator ist aus ersten und zweiten polykristallinen Siliziumschichten und einem zwischen diesen liegenden Isolatorfilm aufgebaut. Sowohl die erste als auch die zweite polykristalline Siliziumschicht sind in der Vertiefung vergraben. Die erste polykristalline Siliziumschicht, d.h. die untere Schicht, ist durch einen Isolatorfilm elektrisch vom Halbleitersubstrat isoliert. Diese erste polykristalline Siliziumschicht ist mit dem MISFET der Speicherzelle verbunden. Damit wird vermieden, daß sich von den Kondensatoren der

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benachbarten Speicherzellen Verarmungsschichten in das Halbleitersubstrat erstrecken, wodurch eine Steigerung der Integrationsdichte ermöglicht wird.

Die Beschreibung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung erfolgt unter Bezugnahme auf die anliegenden Zeichnungen. In den Zeichnungen zeigen:

Fig. 1 ein Schaltbild der wesentlichen Bereiche eines DRAM zur Erklärung einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2A eine Draufsicht auf die wesentlichen Bereiche einer Speicherzelle zur Erklärung des DRAM nach der ersten Ausführungsform;

Fig. 2B ein Schnittbild entlang der Linie X-X in Fig. 2A; Fig. 3 eine Draufsicht auf die wesentlichen Bereiche einer Speicheranordnung/ die aus den in den Fig. 2A und

2B gezeigten Speicherzellen aufgebaut ist;

Fig. 4A

bis 12B Ansichten zur Erläuterung eines Verfahrens für die Herstellung des in den Fig. 2A und 2B gezeigten DRAM;

Fig.13A eine Draufsicht auf die wesentlichen Bereiche einer Speicherzelle zur Erklärung eines DRAM nach einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig.13B ein Schnittbild entlang der Linie X-X in Fig.13A; Fig.14A

bis 15B Ansichten zur Erklärung eines Herstellungsverfahrens

für den DRAM nach den Fig. 13A und 13B; Fig.16A eine Draufsicht auf die wesentlichen Bereiche einer

Speicherzelle zur Erklärung eines DRAM nach einer .dritten Ausführungsform der vorliegenden Erfindung; Fig.16B ein Schnittbild entlang der Linie X-X in Fig. 16A; Fig.17A

bis 18B Ansichten zur Erläuterung eines Herstellungsverfahrens für den in den Fig. 16A und 16B gezeigten DRAM; und

Fig. 19 ein Schnittbild einer weiteren Ausführungsform der vorliegenden Erfindung.

Fig. 1 ist ein Schaltbild der wesentlichen Bereiche eines DRAM zur Erklärung einer ersten Ausführungsform der vorliegenden Erfindung.

Mit den Bezugszeichen SA1, SA2, ... sind Leseverstärker angegeben, die jeweils zur Verstärkung der sehr kleinen Potentialdifferenz zwischen einer bestimmten Speicherzelle und einer bestimmten Blindzelle dienen. BL11 und BL12 bezeichnen Bit-Leitungen/ die in derselben Richtung vom Leseverstärker SA1, BL21 und BL22 Bit-Leitungen, die in derselben Richtung vom Leseverstärker SA2 ausgehen. Die Bit-Leitungen BL dienen zur Übertragung von Information. WL1 und WL2 bezeichnen Wortleitungen, die so verlaufen, daß sie die Bit-Leitungen schneiden. WL3 und WL4 bezeichnen Wortleitungen, die in derselben Richtung wie die Wortleitungen WL1 und WL2 verlaufen.

Mit den Bezugszeichen M11, M12, M21, M22, sind Speicherzellen gezeigt, die die als Information dienende Ladung halten. Die jeweiligen Speicherzellen M11, M12, M21, M22 bestehen aus MISFETs Q11, Q12, Q21, Q22... und Kondensatoren

C11, C12, C21 , C22 . Ein Ende eines jeden MISFETs Q11,

Q12, Q21, Q22 ... ist mit einer vorgegebenen Bit-Leitung BL und die Gate-Elektrode mit der vorgegebenen Wortleitung WL verbunden. Jeder der Kondensatoren C11, C12, C21, C22 ist mit einem Ende mit dem freien Ende des jeweils entsprechenden MISFET Q11, Q12, Q21, Q22 ... und mit seinem anderen Ende mit einem Anschluß auf einem festen Potential VSS (null Volt) verbunden.

Mit den Bezugszeichen D11, D12, D21, D22, ... sind Blindzellen zum Halten von Ladungen angegeben, mit denen beurteilt

werden kann, ob die Information der Speicherzellen "1" oder "0" ist. Die jeweiligen Blindzellen D11, D12, D21 , D22 ... sind aus den MISFETs QD11, QD12, QD21, QD22 ..., den Kondensatoren CD11, CD12, CD21, CD22 ... und den MISFETs CQ aufgebaut. Ein Ende eines jeden MISFET QD11, QD12, QD21 , QD22 ... ist mit der vorgegebenen Bit-Leitung BL und die Gate-Elektrode mit der vorgegebenen Wortleitung WL verbunden. Ein Ende eines jeden Kondensators CD11, CD12, CD21 , CD22... ist mit dem freien Ende des entsprechenden MISFET

QD11, QD12, QD21, QD22 , das andere Ende mit dem Anschluß

auf dem festen Potential VSS verbunden. Die MISFETs CQ sind zur Abführung der in den Kondensatoren CD11, CD12, CD21 , CD22... gespeicherten Ladungen (Löschen) angeordnet. Mit dem Bezugszeichen 0D ist ein Anschluß gezeigt, über den ein Entladesignal an die Gate-Elektrode des MISFET CQ angelegt wird.

Im folgenden wird der Aufbau der ersten Ausführungsform der vorliegenden Erfindung beschrieben.

Fig. 2A ist eine Draufsicht auf die wesentlichen Bereiche einer Speicherzelle zur Erklärung des DRAM nach der ersten Ausführungsform der vorliegenden Erfindung, während Fig. 2B ein Schnittbild entlang der Linie X-X in Fig. 2A zeigt. Fig. 3 zeigt eine Draufsicht auf die wesentlichen Bereiche einer Speicherzellen-Anordnung, die aus den in den Fig. 2A und 2B gezeigten Speicherzellen aufgebaut ist. In Fig. 3 sind zwischen den Leiterschichten auszubildende Isolatorfilme nicht dargestellt, um die Zeichnung zu verdeutlichen.

In allen, die erste Ausführungsform betreffenden Figuren sind Bereiche mit denselben Funktionen mit denselben Bezugszeichen dargestellt und werden nicht mehrmals erklärt.

Bezugsziffer 1 bezeichnet ein p-dotiertes Halbleitersubstrat aus einkristallinem Silizium (Si).

Bezugsziffer 2 bezeichnet einen Feld-Isolatorfilm, der zwischen benachbarten Speicherzellen auf einer Hauptoberfläehe des Halbleitersubstrats 1 gebildet ist und dazu dient, diese Speicherzellen elektrisch zu isolieren. Dieser Feld-Isolatorf ilm 2 umgibt zusammenhängend zwei Speicherzellen, die durch ein und dieselbe Kontaktöffnung 21 mit einer Bit-Leitung 22 verbunden sind. Wie in Fig.3 gezeigt, sind die Speicherzellen in einer Matrixform in einer Vielzahl von Fundamentaleinheiten angeordnet, die jeweils aus den zwei, zusammenhängend mit dem Feld-Isolatorfilm umgebenen Speicherzellen bestehen. Die MISFETs Q der beiden Speicherzellen teilen sich einen η -dotierten Halbleiterbereich 19, der mit der Bit-Leitung 22 verbunden ist.

Der Kondensator C der Speicherzelle ist aus einer ersten Elektrode (im folgenden als "erste Kondensatorplatte" bezeichnet) 9, gekennzeichnet durch eine strichpunktierte Linie, einer zweiten Elektrode (im folgenden als "zweite Kondensatorplatte" bezeichnet) 16 und einem dazwischen liegenden Isolatorfilm 11 aufgebaut. Die ersten und zweiten Kondensatorplatten 9 und 16 sind aus einem Leiter hergestellt.

Die erste Kondensatorplatte 9 ist mit dem MISFET Q der Speicherzelle verbunden. An die zweite Kondensatorplatte 16 ist das feste Potential VSS angelegt. Der Kondensator C ist im wesentlichen so ausgebildet, daß er in einer Vertiefung (U-Rinne) 6 vergraben ist, die ^wiederum von einem vorgegebenen Teil der Hauptoberfläche des Halbleitersubstrats 1 ausgehend in dieses hineinverläuft. Zur Erhöhung der Kapazität des Kondensators C ist die Vertiefung 6 nicht länglich sondern in einer Form ausgebildet, die in

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Fig. 2A deutlich gezeigt ist. Bezugsziffer 7 bezeichnet einen Isolatorfilm, der innerhalb der Vertiefung 6, d.h. auf den der Seitenfläche und der Bodenfläche der Vertiefung 6 entsprechenden Oberflächen des Halbleitersubstrats 1 gebildet ist, und der dazu dient, das Halbleitersubstrat 1 und die erste Kondensatorplatte 9 elektrisch zu isolieren. Dieser Isolatorfilm 7 ist dicker als ein Isolatorfilm 3A. Unabhängig von der an die erste Kondensatorplatte 9 angelegten Spannung wird im Randbereich der Vertiefung 6 im Halbleitersubstrat 1 keine Information gespeichert. Ist das Potential der ersten Kondensatorplatte 9 null Volt, ist die Kapazität zwischen dem Halbleitersubstrat 1 und der ersten Kondensatorplatte 9 sehr gering. Beträgt das Potential der ersten Kondensatorplatte 9 fünf Volt, breitet sich zwar in der Oberfläche des Halbleitersubstrats 1 eine Verarmungsschicht aus, Ladungen zur Bildung einer Inversionsschicht werden jedoch vom Halbleiterbereich 19 nicht zugeführt.

Bezugsziffer 8 bezeichnet eine Kontaktöffnung, die durch Entfernen eines bestimmten Teils des Isolatorfilms 3A hergestellt wird, um die erste Kondensatorplatte 9 und einen den MISFET bildenden Halbleiterbereich 19 zu verbinden. Die erste Kondensatorplatte 9 ist auf dem Isolatorfilm 7, dem Isolatorfilm 3A und dem Halbleiterbereich 19 gebildet. Die Kontaktöffnungen 8 sind in Fig. 3 nicht dargestellt. An die erste Kondensatorplatte 9 wird beispielsweise in Übereinstimmung mit der Information ein Potential von null Volt oder von 5 Volt angelegt. Die entsprechenden ersten Kondensatorplatten 9 der benachbarten Speicherzellen sind strukturell und elektrisch isoliert. Wie in Fig. 3 mit strichpunktierten Linien gezeigt, sind die ersten Kondensatorplatten 9 für die jeweiligen Speicherzellen unabhängig angeordnet. Der Isolatorfilm 11 und die zweite Kondensatorplatte 16 der Speicherzelle sind den Speicherzellen in derselben Speicher-

Zellenanordnung gemeinsam und zusammenhängend ausgebildet. Wie Fig. 3 zu entnehmen ist, sind der Isolatorfilm 11 und die zweite Kondensatorplatte 16 nicht in den ausgewählten Bereichen gebildet, in denen die MISFETs Q der Speicherzellen vorgesehen sind. Die Informations-Ladungen werden in dem Teil des Isolatorfilms 11 gespeichert, der sandwich-artig zwischen der ersten Kondensatorplatte 9 und der zweiten Kondensatorplatte 16 liegt. Mit Bezugsziffer 14 ist ein in der Vertiefung 6 versenktes Füllmaterial gezeigt. Es dient dazu, ein Einbrechen oder Absenken zu mindern, das über der Vertiefung 6 auftritt, falls diese nicht mit. einem Leitermaterial oder einem Isolatormaterial vollständig gefüllt ist.

die zweite Kondensatorplatte 16 und das Füllmaterial 14 sind durch Isolatorfilme 15 und 15A elektrisch von einer Gate-Elektrode und einer Wortleitung 18 (WL) isoliert.

Der MISFET Q weist einen Gate-Isolatorfilm 17, die Gate-Elektrode 18 und die η -dotierten Halbleiterbereiche 19 auf, die jeweils einen Source- oder Drain-Bereich darstellen. Der Gate-Isolatorfilm 17 ist auf dem Teil der Hauptoberfläche des Halbleitersubstrats 1 vorgesehen, in dem die MISFETs gebildet sind. Die Gate-Elektrode 18 ist einstückig mit der Wortleitung WL ausgebildet, über die eine Spannung an diese Gate-Elektrode 18 angelegt wird. Die Halbleiterbereiche 19 sind auf beiden Seiten der Gate-Elektrode 18 in dem Oberflächenbereich des Halbleitersubstrats 1 zur Bildung des MISFET vorgesehen. Der Halbleiterbereich 19 ist durch die Gate-Elektrode 18, den Feld-Isolatorfilm 2 und die erste Kondensatorplatte 9 festgelegt. Die Wortleitung WL verläuft über die Vertiefung 6, deren Oberfläche geglättet ist.

Mit Bezugsziffer 20 ist ein zwischen der Gate-Elektrode 18 oder Wortleitung WL und der Bit-Leitung 22 gebildeter Isolatorfilm dargestellt, der diese Bereiche elektrisch gegenein-

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ander isoliert. Die Kontaktöffnung 21 dient dazu, den Halbleiterbereich 19 und die Bit-Leitung 22 zu verbinden. Die Bit-Leitung 22 ist so angeordnet, daß sie auf dem Isolatorfilm verläuft, und daß sie mit den Halbleiterbereichen 19 über die Kontaktöffnungen 21 in vorgegebenen Bereichen verbunden ist.

Im folgenden wird der Betrieb der ersten Ausführungsform unter Bezugnahme auf die Fig. 2A und 2B beschrieben, wobei die aus dem MISFET Q und dem Kondensator C bestehende Speicherzelle beispielhaft erläutert wird.

Das Einschreiben von Information in die Speicherzelle verläuft folgendermaßen: Eine Steuerspannung wird an die Gate-Elektrode des MISFET Q der Speicherzelle angelegt, und dieser MISFET Q auf "EIN" geschaltet. Eine der Information entsprechende Spannung wird an die Bit-Leitung (BL) 22 angelegt, die mit dem Halbleiterbereich 19 des MISFET Q verbunden ist, der bezüglich der Gate-Elektrode auf der vom Kondensator C abgelegenen Seite liegt. Damit wird die der Information entsprechende Spannung der Bit-Leitung (BL) 22 durch den MISFET Q an die erste Kondensatorplatte 9 angelegt. Wenn zwischen der ersten Kondensatorplatte 9 und der zweiten Kondensatorplatte 16,.die auf dem festen Potential VSS gehalten wird, eine Potentialdifferenz besteht, werden als Information dienende Ladungen im Kondensator C gespeichert oder in diesen "geschrieben". Daraufhin wird der MIS-FET Q auf "AUS" geschaltet, um die Information in der Speicherzelle zu halten.

Im Falle des Auslesens der Information der Speicherzelle kann die dem obigen Schreib-Vorgang entgegengesetzte Operation durchgeführt werden.

Nach der ersten Ausführungsform kann der Kondensator der

Speicherzelle innerhalb der elektrisch vom Halbleitersubstrat isolierten Vertiefung gebildet werden, was dazu führt, daß das Phänomen des Ladungsabflusses zwischen diesem Kondensator und dem Kondensator der benachbarten Speicherzelle verhindert werden kann.

Um die benachbarten Speicherzellen noch mehr elektrisch zu isolieren, kann im Teil des Halbleitersubstrats 1 unter dem Feld-Isolatorfilm 2 ein Kanal-Stopp»
dotierter Bereich, gebildet werden.

Feld-Isolatorfilm 2 ein Kanal-Stopper-Bereich, z.B. ein ρ -

Die Fig. 4A, 5A, 6A, 7A, 1OA, 11A und 12A zeigen Draufsichten, die zur Erklärung eines Verfahrens zur Herstellung des DRAM nach der ersten Ausführungsform die wesentlichen Bereiche der Speicherzelle bei verschiedenen Herstellungsschritten darstellen. Die Fig. 4B, 5B, 6B, 7B, 8, 9, 10B, 11B und 12B sind Schnittbilder der wesentlichen Bereiche der Speicherzelle bei verschiedenen Herstellungsschritten zur Erklärung des oben genannten Herstellungsverfahrens. Die jeweils mit B gekennzeichneten Figuren zeigen Schnitte entlang der Linie X-X in den entsprechenden mit A bezeichneten Figuren.

Es wird ein p-dotiertes Halbleitersubstrat 1 aus einkristallinem Silizium (Si) zubereitet. Wie in den Fig. 4A und 4B gezeigt, wird das Halbleitersubstrat 1 selektiv mit einem Feld-Isolatorfilm (SiO₂-FiIm) 2 mit einer Dicke von 0,6

bis 1 μπι bedeckt, um benachbarte Speicherzellen und (nicht gezeigte) Halbleiter-Bauelemente periphärer Schaltkreise, z.B. eines Adressier-, Lese- und Schreib-Schaltkreises, elektrisch gegeneinander zu isolieren. Der Feld-Isolatorfilm 2 wird über ein herkömmliches Verfahren zur selektiven thermischen Oxidation für die Oberfläche des Hälbleitersubstrats 1 hergestellt, wobei ein Siliziumnitrid-Film als eine oxidationsundurchlässige Maske Verwendung findet.

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Vorzugsweise sollte auf der Oberfläche des Halbleitersubstrats 1 unter dem Feld-Isolatorfilm 2 ein (nicht dargestellter) ρ -dotierter Kanal-Stopper-Bereich gebildet werden. Dazu wird vor der Ausbildung des Feld-Isolatorfilms 2 ein p-Dotierstoff/ wie z.B. Bor, unter Verwendung der oxidationsundurchlässigen Maske mittels Ionenimplantation in das Halbleitersubstrat 1 eingebracht. Während der thermischen Oxidation diffundiert das Bor und bildet den Kanal-Stopper-Bereich.

Nach dem in den Fig. 4A und 4B dargestellten Schritt wird auf der gesamten Oberfläche des Halbleitersubstrats 1 ein Isolatorfilm 3 ausgebildet. Als dieser Isolatorfilm 3 wird beispielsweise ein 30 nm dicker Siliziumdioxid-(SiO₃-)Film verwendet, der durch thermische Oxidation der Oberfläche des Halbleitersubstrats 1 gebildet wird. Anschließend wird auf dem Isolatorfilm 3 ein Isolatorfilm 4 formiert, der als eine oxidationsundurchlässige Maske dient. Als dieser Isolatorfilm 4 wird beispielsweise ein Siliziumnitrid-(Si₃N₄-) Film mit 50 nm Dicke verwendet, der durch chemische Dampfabscheidung (CVD) gebildet wird. Danach wird auf dem Isolatorfilm 4 ein Isolatorfilm 5 gebildet, der dicker als der Isolatorfilm 3 ist und für das Trockenätzen der Vertiefungen als eine Maske dient. Als der Isolatorfilm 5 findet beispielsweise ein mittels CVD abgeschiedener, 800 nm dicker Siliziumdioxid-Film Anwendung. Der Isolatorfilm 5 wird mit einer Struktur versehen, um die Maske zur Herstellung der Vertiefungen 6 zu bilden, die die Kondensatoren der Speicherzellen aufbauen. Unter Verwendung dieser Maske werden über einen anisotropen Trockenätz-Prozeß, wie z.B. das reaktive Ionenätzen (RIE) mit CCl.-Gas, nacheinander die Isolatorfilme 4 und 3, und anschließend das Halbleitersubstrat 1 entfernt. Damit werden, wie in den Fig. 5A und 5B gezeigt, die Vertiefungen 6 gebildet. Die Breite W der Vertiefung 6 beträgt etwa 1 bis 1,5 μΐη, während ihre Tiefe D

von der Oberfläche des Halbleitersubstrats 1 aus etwa 3 um beträgt. Das Verhältnis der Ätzraten für Silizium und Siliziumdioxid bei Verwendung des CCl.-Gases beträgt 4:1. Die Tiefe D kann durch Variation der Dicke des Isolatorfilms 5 verändert werden.

Nach den in den Fig. 5A und 5B dargestellten Verfahrensschritten wird der Isolatorfilm 5, der als die Maske für das Trockenätzen diente, abgelöst, und der Isolatorfilm 4 wird als Maske für die thermische Oxidation freigelegt. Unter Verwendung des Isolatorfilms 4 als Maske wird die in der Vertiefung 6 freiliegende Oberfläche des Halbleitersubstrats 1 oxidiert, wodurch auf der inneren Oberfläche, d.h. der Seitenfläche und der Bodenfläche der Vertiefung 6, ein SiO₂-FiIm 7 gebildet wird, der mit 400 bis 600 nm erheblich

dicker als der Isolatorfilm 3 ist. Dieser SiO₃-FiIm 7 isoliert elektrisch das Halbleitersubstrat 1 und die erste Kondensatorplatte. Dieser Zustand ist in den Fig. 6A und 6B dargestellt.

Nach den in den Fig. 6A und 6B dargestellten Schritten werden nacheinander die Isolatorfilme 4 und 3 abgelöst. Die freigelegte Oberfläche des Halbleitersubstrats 1 wird thermisch oxidiert, um einen neuen SiO₃-FiIm 3A mit 30 nm Dicke zu bilden. Zur Bildung einer Kontaktöffnung 8 wird ein vorgegebener Teil des SiO₂-FiImS 3A abgelöst. Diese Kontaktöffnung dient zur Verbindung der ersten Kondensatorplatte und eines Halbleiterbereiches, der mit anderen Bereichen einen MISFET aufbaut. Daraufhin wird auf der gesamten Fläche des Halbleitersubstrats 1 bis zu einer Dicke von 100 nm polykristallines Silizium als Leitermaterial abgeschieden, und in dieses Phosphor eingebracht, um einen niedrigen spezifischen Widerstand zu gewährleisten. Das polykristalline Silizium wird mit einer Struktur versehen, um die erste Kondensatorplatte 9 zu bilden, die, wie in den Fig. 7A und 7B

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gezeigt, ein Teil des Kondensators der Speicherzelle ist. Die Dicke des polykristallinen Silizium-Films beträgt etwa 50 bis 100 nm. Ein η-dotierter Halbleiterbereich 10 mit 60 Ω/D wird durch Eindiffusion von Phosphor in das Halbleitersubstrat 1 vom polykristallinen Silizium in der Kontaktöffnung 8 gebildet.

Nach den in den Fig. 7A und 7B gezeigten Schritten wird ein (nicht gezeigter) Isolatorfilm aus Siliziumdioxid mit einer Dicke von beispielsweise 6 nm auf der freiliegenden Oberfläche der ersten Kondensatorplatte 9 gebildet. Die Formierung dieses Isolatorfilms erfolgt durch thermische Oxidation der Oberfläche des polykristallinen Silizium-Films, der die erste Kondensatorplatte 9 darstellt. Dieser Isolatorfilm dient zur Minderung einer Spannung, die sich aufgrund des Unterschiedes zwischen den thermischen Ausdehnungskoeffizienten der ersten Kondensatorplatte 9 und eines in einem späteren Schritt zu bildenden Isolatorfilms 11 entwickelt, und er dient weiterhin zur Herabsetzung des Leckstroms dieses Isolatorfilms 11. Daraufhin wird der Isolatorfilm 11 für die Speicherung von als Information dienenden Ladungen auf der gesamten Oberfläche des sich ergebenden Halbleitersubstrats 1 durch den CVD-Prozeß gebildet. Als der Isolatorfilm 11 wird beispielsweise ein etwa 15 nm dicker Film aus Siliziumnitrid verwendet, dessen Dielektrizitätskonstante höher als die von Siliziumdioxid ist. Danach wird auf dem Isolatorfilm 11 ein (nicht gezeigter) Isolatorfilm aus Siliziumdioxid mit einer Dicke von 2 nm z.B. durch thermische Oxidation des Isolatorfilms 11 gebildet, um den Leckstrom des Isolatorfilms 11 zu reduzieren. Zur Bildung der zweiten, den Kondensator der Speicherzelle aufbauenden Kondensatorplatte wird daraufhin auf der gesamten Oberfläche des sich ergebenden Halbleitersubstrats 1 polykristallines Silizium 12 abgeschieden. Zur Erniedrigung des spezifischen Widerstandes wird in dieses polykristalline

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Silizium Phosphor eingebracht. Die Dicke des polykristallinen Silizium-Films 12 beträgt etwa 350 nm. Wie in Fig. 8 gezeigt, ist zur elektrischen Isolation zwischen dem polykristallinen Silizium 12 und einem darauf abzuscheidenden Leitermaterial ein Isolatorfilm 13 ausgebildet. Dieser Isolatorfilm 13'ist beispielsweise ein 50 nm dicker SiO₂-FiIm, der durch thermische Oxidation der Oberfläche des polykristallinen Siliziums 12 gebildet wird. Als Verfahren zur Ausbildung des Isolatorfilms 13 eignet sich auch gut der CVD-Prozeß.

Nach den in Fig. 8 dargestellten Schritten wird auf der gesamten Oberfläche des sich ergebenden Halbleitersubstrats bis zu einer Dicke von z.B. 500 nm ein Füllmaterial 14 abgeschieden, um die Vertiefungen 6 aufzufüllen. Das Füllmaterial 14, das nicht in den Vertiefungen 6 liegt, wird wieder entfernt. Die Oberfläche des Füllmaterials 14 und die freiliegende Oberfläche des polykristallinen Siliziums 12 werden im wesentlichen ausgeglichen. Damit werden Einbrüche über den Vertiefungen 6 verhindert. Das Füllmaterial 14 ist beispielsweise polykristallines Silizium. Die Entfernung des Füllmaterials 14 erfolgt durch isotropes Ätzen, z.B. durch Plasmaätzen. Der Isolatorfilm 13 schützt das polykristalline Silizium während der Entfernung des Füllmaterials 14. Es ist effektiv, wenn das polykristalline Silizium 12 und das Füllmaterial 14 materialmäßig übereinstimmen. Im Anschluß an die beschriebenen Verfahrensschritte wird die Oberfläche des .Füllmaterials 14 thermisch oxidiert. Gleichzeitig erfolgt eine weitere Oxidation der Oberfläche des polykristallinen Siliziums 12. Durch die thermische Oxidation wird ein 200 nm dicker Isolatorfilm 15 (SiO₂-FiIm) gebildet. Der Isolatorfilm 15 und das polykristalline Silizium 12 werden in einem Bereich zur Bildung des MISFET entfernt, und die zweite Kondensatorplatte 16 zum Aufbau des Kondensators der Speicherzelle wird ausgebildet. Anschließend

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wird, wie in Fig. 9 gezeigt, ein Isolatorfilm (SiO₂-FiIm) 15A derart formiert, daß der freiliegende Teil des polykristallinen Siliziums auf der Seitenfläche der zweiten Kondensatorplatte 16 unter Verwendung des Isolatorfilms 11 als Maske thermisch oxidiert wird. Vor der Ausbildung des Isolatorfilms 15A wird der Isolatorfilm 11, wie in Fig. 9 gezeigt, teilweise entfernt. Als Folge davon wird er in einen Bereich, der unter der zweiten Kondensatorplatte 16 liegt, und einen Bereich, der über der Fläche zur Bildung des MIS-FET liegt, unterteilt. Für diese Ätzvorgänge ist keine holie Präzision bezüglich der Lagegenauigkeit erforderlich.

Nach den in Fig. 9 dargestellten Schritten werden die Isolatorfilme 11 und 3 in dem Bereich zur Ausbildung des MISFET der Speicherzelle entfernt. Auf dieser freigelegten Fläche wird, wie in den Fig. 1OA und 1OB gezeigt, ein Isolatorfilm 17 formiert, um einen Gate-Isolatorfilm zum Aufbau des MIS-FET zu bilden. Der Isolatorfilm 17 wird durch thermische Oxidation der Oberfläche des Halbleitersubstrats 1 , die durch die Entfernung der Isolatorfilme 11 und 3 freigelegt ist, hergestellt. Es ist ein SiO₂-FiIm mit einer Dicke von 30 nm.

Nach den in den Fig. 1OA und 10B dargestellten Schritten wird ein leitendes Material abgeschieden, um eine Gate-Elektrode zum Aufbau des MISFET der Speicherzelle sowie eine Wortleitung zu bilden. Als leitendes Material wird polykristallines Silizium, ein hochschmelzendes Metall, wie z.B. Molybdän (Mo) oder Wolfram (W), ein Silizid, das eine Verbindung zwischen dem hochschmelzenden Metall und dem Silizium ist, oder eine Doppelschichtstruktur verwendet, die aus dem polykristallinen Silizium und dem darüberliegenden hochschmelzenden Metallsilizid besteht. Die polykristalline Siliziumschicht wird vorzugsweise mit einer Dicke von 300 bis 400 nm, die Doppelschichtstruktur aus der hochschmelzenden

Metall-Silizid-Schicht (WSi₃) undder polykristallinen Siliziumschicht vorzugsweise mit einer 300 nm dicken hochschmelzenden Metall-Silizid-Schicht und einer 200 nm dicken polykristallinen Siliziumschicht ausgeführt. Als die hochschmelzenden Metall-Silizide sind Wolframsilizid, Molybdänsilizid, Tantalsllizid und Titansilizid anwendbar. Das leitende Material wird mit einer Struktur versehen, um die Gateelektroden und die Wortleitungen 18 zu bilden. Unter Verwendung der Gate-Elektroden und der Wortleitungen 18 als einer Maske für die Einbringung von Dotierstoffen, wird ein η Dotierstoff mittels Ionenimplantation im Bereich zur Bildung des MISFET der Speicherzelle in das Halbleitersubstrat 1 eingebracht. Der Dotierstoff wird über einen drive-in-Prozeß eindiffundiert, um die η -dotierten Halbleiterbereiche 19 zu bilden. Damit ist, wie in den Fig. 11A und 11B dargestellt, der MISFET Q ausgebildet.

Nach den in den Fig. 11A und 11B dargestellten Schritten wird auf der gesamten Oberfläche des sich ergebenden Halbleitersubstrats ein Isolatorfilm 20 formiert, um die Gate-Elektroden bzw. Wortleitungen 18 und die Bit-Leitungen elektrisch gegeneinander zu isolieren. Als der Isolatorfilm 20 findet beispielsweise ein 600 bis 800 nm dicker Phosphorsilicatglas-(PSG-)Film Anwendung. Mit dem PSG-FiIm kann die Zunahme der Welligkeit aufgrund des Vielschicht-Aufbaus verhindert werden. Weiterhin ist es damit möglich, Natrium-Ionen einzufangen, die die Eigenschaften einer integrierten Halbleiterschaltung beeinflussen. Die Isolatorfilme 20 und 17 auf dem Halbleiterbereich 19, der bezüglich der Gate-Elektrode 18 dem mit dem Kondensator der Speicherzelle verbundenen Halbleiterbereich des MISFET Q gegenüberliegt, werden entfernt. Damit wird eine Kontaktöffnung 21 gebildet, um den Halbleiterbereich 19 und die Bit-Leitung zu verbinden. Anschließend wird, wie in den Fig. 12A und 12B gezeigt, die Bit-Leitung so formiert, daß sie durch die Kontaktöffnung

mit dem Halbleiterbereich 19 verbunden ist. Als Bit-Leitung 22 wird beispielsweise eine 700 nm dicke Aluminiumschicht verwendet. Anschließend werden darüber ein PSG-FiIm und ein Siliziumnitrid-Film mittels des Plasma-CVD-Verfahrens als abschließender Passivierfilm gebildet. Nach dieser Folge von Verfahrensschritten ist die Herstellung der integrierten Halbleiterschaltung nach einer ersten Ausführungsform abgeschlossen.

Fig. 13A zeigt eine Draufsicht zur Verdeutlichung der wesentliehen Bereiche einer Speicherzelle zur Erklärung eines DRAM nach einer zweiten Ausführungsform.

Fig. 13B ist ein Schnitt entlang der Linie X-X in Fig. 13A. In dieser Ausführungsform wird anstatt des Feldisolatorfilms in der ersten Ausführungsform zwischen den beiden Speicherzellen, die mit derselben Bit-Leitung verbunden sind und einander benachbarte Kondensatoren aufweisen, ein anders gearteter Isolatorfilm verwendet.

In den diese zweite Ausführungsform betreffenden Figuren werden Bereiche mit derselben Funktion wie in der ersten Ausführungsform mit denselben Symbolen gekennzeichnet und nicht nochmals erklärt. In Fig. 13A sind die Gate-Elektroden und Wortleitungen 18 (WL) mit durchgezogenen Linien wiedergegeben, um die Darstellung zu verdeutlichen.

In Fig. 13A und 13B bezeichnet Bezugsziffer 23 einen Isolatorfilm, der auf der Oberfläche des Halbleitersubstrats 1 in der Vertiefung 6A gebildet und dicker als der Isolatorfilm 3A ist. Dieser Isolatorfilm 23 isoliert elektrisch das Halbleitersubstrat 1 und die erste Kondensatorplatte 9. Weiterhin isoliert der Isolatorfilm 23A die Kondensatoren der zwei Speicherzellen, die mit derselben Bit-Leitung (BL) verbunden sind und deren Kondensatoren einander benachbart

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sind. Der Isolatorfilm 2 3A zwischen den Kondensatoren ist durch die thermische Oxidation von der Innenfläche der Vertiefung 6A während der Formierung des Isolatorfilms 23 leicht herzustellen.

Nach dieser Ausführungsform können die Kondensatoren innerhalb der Vertiefungen angeordnet werden, die vom Halbleitersubstrat elektrisch isoliert sind. Zusätzlich ist der Isolatorfilm mit dem "Bird's Beak" für die Isolation zwischen den Kondensatoren der benachbarten Speicherzellen nicht erforderlich.

In den Fig. 14A und B sowie 15A und B sind Ansichten der wesentlichen Bereiche einer Speicherzelle bei verschiedenen Herstellungsschritten gezeigt, um ein Verfahren zur Herstellung des DRAM nach der zweiten Ausführungsform zu erläutern. Die mit B gekennzeichneten Schnitte verlaufen hierbei jeweils entlang der Linie X-X in den mit A gekennzeichneten Figuren.

Wie bei der Herstellung der ersten Ausführungsform wird zunächst ein p-dotiertes Halbleitersubstrat 1 zubereitet. Ein Feld-Isolatorfilm wird gebildet, um (nicht gezeigte) Halbleiter-Bauelemente, die die periphären Schaltkreise der Speicherzellen des Halbleitersubstrats 1, z.B. einen Adressier- , einen Lese- und einen Schreib-Schaltkreis, aufbauen, elektrisch zu isolieren. Dieser Punkt stimmt mit der ersten Ausführungsform überein. In der Speicherzelle des Halbleitersubstrats 1 wird, wie in den Fig. 14A und 14B gezeigt, ein Feld-Isolatorfilm 2A gebildet. Die Ausbildung des Feld-Isolatorfilms 2A verläuft entsprechend der ersten Ausführungsform, mit Ausnahme des Bereiches zwischen den beiden Speicherzellen, die mit derselben Bit-Leitung verbunden sind und deren Kondensatoren einander benachbart sind. Der Feld-Isolatorfilm 2A wird durch die herkömmliche selektive

IHUO/

thermische Oxidation des Halbleitersubstrats 1 gebildet. Es ist ein SiO^-Film mit einer Dicke von 0,6 bis 1 μπι.

Nach den in den Fig. 14A und 14B dargestellten Schritten werden unter Verwendung der Isolatorfilme 3, 4 und 5 wie in der ersten Ausführungsform Vertiefungen 6A gebildet. Auch die Breite und die Tiefe der Vertiefung 6A kann einen ähnlichen Wert wie im ersten Ausführungsbeispiel aufweisen. Wie aus Fig. 15A hervorgeht, sind die Isolatorfilme 4 und 5 so ausgeformt, daß der Feld-Isolatorfilm 2A teilweise freiliegt.

Eine Maske zur Ausbildung der Vertiefungen 6A setzt sich aus dem Feld-Isolatorfilm 2A und dem Isolatorfilm 5 zusammen. Die Vertiefungen 6A können in teilweiser Selbstjustierung mit dem Feld-Isolatorfilm 2A ausgebildet werden. Das führt zu einer Erhöhung der Kapazität der Kondensatoren. Der Abstand zwisehen den jeweiligen Vertiefungen 6A der beiden mit derselben Bit-Leitung verbundenen Speicherzellen, die benachbarte Kondensatoren aufweisen, sollte vorzugsweise klein sein und beispielsweise 1 μπι betragen.

Nach diesem Verfahrensschritt wird der Isolatorfilm 5 abgelöst, um den Isolatorfilm 4 freizulegen. Unter Verwendung des Isolatorfilms 4 wird das in den Vertiefungen 6A freiliegende Halbleitersubstrat 1 thermisch oxidiert. Damit werden die Si0₂-lsolatorfilme 23 und 23A gebildet. Der Isolatorfilm 23 verläuft entlang jeder Vertiefung 6A und ist erheblich dicker (400 bis 600 nm) als der Isolatorfilm 3A. Er isoliert elektrisch das Halbleitersubstrat 1 und die erste Kondensatorplatte. Der Isolatorfilm 23A gewährleistet insbesondere die elektrische Isolation zwischen den Kondensatoren (Vertiefungen 6A) der beiden mit derselben Bit-Leitung verbundenen und benachbarte Kondensatoren aufweisenden Speicherzellen. Die Wärmebehandlung-Bedingungen usw. für diesen Isolatorfilm 23A werden gesteuert, damit eine fehlerfreie SiO₂~Bildung auf dem Halbleitersubstrat 1 des entsprechenden Teils erfolgt.

Nach den in den Fig. 15A und 15B dargestellten Verfahrensschritten wird das Herstellungsverfahren für diese zweite Ausführungsform so fortgesetzt, wie es in den Fig. 5A und 5B ff. für die erste Ausführungsform dargestellt ist, wodurch die Fertigstellung der integrierten Halbleiterschaltung erfolgt.

Fig. 16A zeigt eine Draufsicht und Fig. 16B das entsprechende Schnittbild entlang der Linie X-X in Fig. 16A der wesentlichen Bereiche einer Speicherzelle zur Erklärung eines DRAM nach einer dritten Ausführungsform.

In dieser Ausführungsform wird der Isolatorfilm 3A nach der zweiten Ausführungsform durch einen noch dickeren Isolatorfilm 23B ersetzt.

In den die dritte Ausführungsform betreffenden Figuren werden Teile, die dieselben Funktionen wie die in der ersten und zweiten Ausführungsform aufweisen, mit denselben Symbolen bezeichnet und nicht nochmals erklärt. In Fig. 16A sind die Gate-Elektroden und die Wortleitungen 18 (WL) zur Verdeutlichung der Darstellung mit durchgezogenen Linien wiedergegeben.

In den Fig. 16A und 16B steht das Bezugszeichen 23B für einen Isolatorfilm, der zwischen dem Halbleitersubstrat 1 und der ersten Kondensatorplatte 9 außerhalb der Vertiefung 6 so ausgebildet ist, daß er erheblich dicker als der in der ersten und zweiten Ausführungsform Anwendung findende Isolatorfilm 3A ist. Dieser Isolatorfilm 23B isoliert das Halbleitersubstrat 1 und die erste Kondensatorplatte elektrisch. Selbst wenn eine einer Information entsprechende Spannung an.die erste Kondensatorplatte 9 angelegt ist, werden die als Information dienenden Ladungen kaum in der Oberfläche des Halbleitersubstrats 1 gespeichert. Im Halbleiter-

substrat 1 tritt keine Ladung auf, die als die Information der Speicherzelle dient.

Nach vorliegender Ausführungsform kann der Kondensator ausschließlich in der Vertiefung vorgesehen werden, die vom Halbleitersubstrat elektrisch isoliert ist. Wie unten beschrieben, wird der Prozeß für die dritte Ausführungsform komplizierter als der für die erste und zweite Ausführungsform. Da der Isolatorfilm 23B jedoch dick ist, ist die Kapazität zwischen der ersten Kondensatorplatte 9 und dem Halbleitersubstrat 1 vollständig vernachlässigbar. Damit ist der DRAM nach der dritten Ausführungsform in geringerem Maße dem Einfluß der Potentialschwankung auf der Oberfläche des Halbleitersubstrats 1 ausgesetzt, wie sie durch von a-Teilchen erzeugte Minoritätsträger hervorgerufen wird.

Zusätzlich ist für die Isolation der Kondensatoren der benachbarten Speicherzellen kein Feld-Isolatorfilm erforderlich.

Die Fig. 17A und 18A zeigen die Draufsichten, die Fig. 17B und 18B die entsprechenden Schnittansichten (entlang der Linie X-X in Fig. 17A und 18A) der wesentlichen Bereiche einer Speicherzelle bei verschiedenen Herstellungsschritten zur Erklärung eines Herstellungsverfahrens für den DRAM nach der dritten Ausführungsform.

Wie in der zweiten Ausführungsform wird ein p-dotiertes Halbleitersubstrat 1 zubereitet. Auf diesem Halbleitersubstrat 1 wird wie in den Fig. 17A und 17B gezeigt, ein Isolatorfilm 2A ähnlich dem der zweiten Ausführungsform ausgebildet.

Nach dem in den Fig. 17A und 17B dargestellten Schritt erfolgt der für das zweite Ausführungsbeispiel in den Fig. 15A und 15B gezeigte Herstellungsschritt der gleichzeitigen

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Ausbildung der Vertiefungen 6 und der Isolatorfilme 23, 23A. Die Isolatorfilme 23 und 23A stimmen bezüglich ihrer Dicke überein (400 bis 600 nm). Anschließend wird ein Isolatorfilm 4 abgelöst und mittels CVD auf den Bereichen der Vertiefung 6 und des Halbleitersubstrats 1, auf denen die ersten Kondensatorplatten gebildet werden, ein Isolatorfilm 4A formiert, der als eine Maske für die thermische Oxidation dient. Als der Isolatorfilm 4A findet beispielsweise ein 50 nm dicker Siliziumnitrid-Film Anwendung. Unter Verwendung des Isolatorfilms 4A wird das Halbleitersubstrat 1 thermisch oxidiert, um die Isolatorfilme 23B zur elektrischen Isolation des Halbleitersubstrats 1 und der ersten Kondensatorplatten auszubilden, wie es in den Fig. 18A und 18B dargestellt ist.

Nach den in den Fig. 18A und 18B dargestellten Schritten erfolgen Verfahrensschritte, die den in den Fig. 5A und 5B ff. gezeigten bei der Herstellung des ersten Ausführungsbeispiels ähnlich sind. Damit wird die Herstellung der integrierten Halbleiterschaltung nach dem dritten Ausführungsbeispiel abgeschlossen.

Der Isolatorfilm 4 kann anstatt des Isolatorfilms 4A verwendet werden, ohne abgelöst zu werden. In diesem Fall wird der Isolatorfilm 4 nach Bildung der Vertiefungen 6 selektiv geätzt und abgelöst, um eine Maske zu erhalten, deren Form der des Isolatorfilms 4A entspricht.

Nach vorliegender Erfindung wird der Kondensator innerhalb der Vertiefung oder Rinne vorgesehen, die vom Halbleitersubstrat elektrisch isoliert ist. Damit können Verarmungsschichten vermieden werden, die von den jeweiligen Kondensatoren der benachbarten Speicherzellen in das Halbleiter-Substrat hineinverlaufen. Als Folge davon wird auch die Leck-Erscheinung bei den jeweiligen Kondensatoren der benachbarten Speicherzellen vermieden. Weiterhin wird ver-

hindert, daß innerhalb des Halbleitersubstrats durch a-Teilchen erzeugte Minoritätsträger als Information dienende Ladungen beeinflussen. Darüberhinaus kann ein Kondensator mit einer hohen Kapazität unter Inanspruchnahme einer geringen Fläche ausgebildet werden.

Da der Kondensator auf dem Isolatorfilm und nicht im Halbleitersubstrat gebildet ist, wird zwischen dem Kondensator und dem Substrat kein Leck-Strom hervorgerufen, und die Informationshaltezeit kann beträchtlich verlängert werden.

Da die Kondensatoren der benachbarten Speicherzellen in einer vorgegebenen Richtung ohne Verwendung des Feld-Isolatorfilms elektrisch isoliert werden können, kann die Integrationsdichte in den jeweiligen Bereichen der Speicheranordnung gesteigert werden.

Selbst wenn die Vertiefung eine Breitenabmessung über etwa 1 μπι aufweist, wird sie mit der ersten Kondensatorplatte, der zweiten Kondensatorplatte und dem Füllmaterial vollständig aufgefüllt. Der obere Teil der Vertiefung wird geglättet, und die Arbeitsschwankungen der Wortleitung und der Bit-Leitungen, die über der Vertiefung auszubilden sind, können reduziert werden.

Die Erfindung wurde oben unter Bezugnahme auf bevorzugte Ausführungsbeispiele im einzelnen beschrieben. Sie läßt sich jedoch verschiedenartig modifizieren, ohne vom Erfindungsgedanken abzuweichen.

Es ist möglich, für das Füllmaterial 14 anstatt des polykristallinen Siliziums Siliziumdioxid zu verwenden.

Wie in Fig. 19 gezeigt, läßt sich das polykristalline Silizium der zweiten Kondensatorplatte 16 gut zum Auffüllen ι

der Vertiefung 6 verwenden, so daß ihre Oberfläche glatt wird, ohne daß ein weiteres Füllmaterial 14 notwendig ist. In diesem Fall wird ein dicker Isolatorfilm 13 gebildet. Diese Maßnahme macht die Verfahrensschritte des Abscheidens und Ätzens des Füllmaterials 14 und den Verfahrensschritt des Ausbildens des Isolatorfilms 15 überflüssig. Fig. 19 zeigt eine Modifikation des dritten Ausführungsbeispiels. Auch im ersten und zweiten Äusführungsbeispiel kann das polykristalline Silizium der zweiten Kondensatorplatte 16 ganz ähnlich in der Vertiefung 6 vergrabe η werden, so daß ihre Oberfläche ohne Verwendung des Füllmaterials 14 glatt wird.

Als Isolatorfilm 11 des Kondensators kann auch ein Siliziumdioxid-Film Anwendung finden.

Obwohl sich alle dargestellten Ausführungsbeispxele auf DRAMs mit gefalteter Bit-Leitung (folded bit line type) beziehen, ist vorliegende Erfindung auch auf DRAMs mit offener Bit-Leitung (open bit line type) anwendbar.

Weiterhin kann der Leitfähigkeitstyp des Halbleitersubstrats und der Halbleiterbereiche im Vergleich zu den gezeigten Ausführungsformen umgekehrt werden. Die Speicherzellen können in Halbleiterbereichen (Trögen) vorgesehen werden, die im Halbleitersubstrat gebildet sind, und die einen Leitfähigkeitstyp aufweisen, der dem des Halbleitersubstrats entgegengesetzt ist.

Ah/bi

Claims

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STREHL S CH ÜBE L-H O PF SCHULZ

WlDENMAYKKSTkASSIC 17. D-8000 MÜNCHEN 22

HITACHI, LTD.
DEA-26367

13. April 1984

Halbleiter-Speichervorrichtung und Verfahren zu deren Herstellung

Halbleiter-Speichervorrichtung,
gekennzeichnet durch

(a) ein Halbleiter-Substrat (1) mit einer Hauptoberfläche;

(b) Speicherzellen (M) mit jeweils einem MISFET (Q) und

einem mit diesem MISFET in Serie geschalteten Kondensator (C) ,

wobei der MISFET (Q) eine Gate-Elektrode (18) und zwei Source- oder Drain-Bereiche (19), und der Kondensator (C) eine erste Leiterschicht (9), einen auf der ersten Leiterschicht gebildeten ersten Isolatorfilm (11) und eine auf dem ersten Isolatorfilm gebildete zweite Leiterschicht (16) aufweist, wobei die erste Leiterschicht (9) mit einem der Source- oder Drain-Bereiche (19) verbunden und unabhängig für jeden Kondensator (C) der Speicherzelle (M) angeordnet ist;

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(c) Vertiefungen (6), die in der Hauptoberfläche des Halbleitersubstrats (1) unter teilweiser Abtragung dieses Substrats gebildet, in Entsprechung mit den Kondensatoren (C) vorgesehen und auf ihrer inneren Oberfläche jeweils mit einem zweiten Isolatorfilm (7; 23) bedeckt sind;

(d) einen ersten Kondensator-Teil, der auf der gesamten Oberfläche des zweiten Isolatorfilms (7; 23) in der Vertiefung (6) vorgesehen ist, einen von diesem ersten Kondensator-Teil abweichenden zweiten Kondensator-Teil, der auf einem dritten Isolatorfilm (3A; 23B) vorgesehen ist, welcher auf dem Halbleitersubstrat (1) mit Ausnahme eines Teils gebildet ist, in dem die erste Leiterschicht (9) des zweiten Kondensator-Teils mit einem der Source- oder Drain-Bereiche (19) verbunden ist, wobei eine Kapazität des ersten Kondensator-Teils größer als eine Kapazität des zweiten Kondensator-Teils ist, und

wobei der zweite Isolatorfilm (7; 23) und der dritte Isolatorfilm (3A; 23B) zusammenhängend ausgebildet sind?

(e) Wortleitungen (WL/18), die in einer Richtung über das Halbleiter-Substrat (1) verlaufen und jweils mit den Gate-Elektroden (18) der MISFETs (Q) verbunden sind; und

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(f) Datenleitungen (BL/22), die in einer die Wortleitungen (WL/18) schneidenden Richtung über das Halbleitersubstrat (1) verlaufen und jeweils mit den anderen der Source- oder Drain-Bereiche (19) der MISFETs (Q) verbunden sind, wobei die Speicherzellen (M) in Entsprechung mit den Schnittpunkten zwischen den Wortleitungen(WL/18) und den Datenleitungen (BL/22) vorgesehen sind.

2- Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennz eichnet/ daß die erste Leiterschicht (9) und die zweite Leiterschicht (16) polykristalline Siliziumschichten, und daß der zweite Isolatorfilm (7; 23) und der dritte Isolatorfilm (3A; 23B) Siliziumdioxid-Filme sind.

3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennz eichnet, daß der zweite Isolatorfilm (7) dicker als der dritte Isolatorfilm (3A) ist.

4. Halbleiter-Speichervorrichtung nach Anspruch 1 oder Anspruch 2,

dadurch gekennzeichnet, daß der zweite Isolatorfilm (23) im wesentlichen gleich dick wie der dritte Isolatorfilm (23B) ist.

5. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 4,

dadurch gekennzeichnet, daß der erste Isolatorfilm (11) und die zweite Leiterschicht (16) so angeordnet sind, daß sie den Kondensatoren (C) der Vielzahl von Speicherzellen (M) gemeinsam sind.

6. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 5,

dadurch gekennzeichnet, daß die Oberfläche der zweiten Leiterschicht (16) des ersten Kondensator-Teils im wesentlichen eben ist.

7. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 5,

gekennzeichnet durch
ein Füllmaterial (14), das über der zweiten Leiterschicht

(16) des ersten Kondensator-Teils gebildet ist, das so angeordnet ist, daß es eine Absenkung der Oberfläche der zweiten Leiterschicht (16) des ersten Teils auffüllt, und das von der zweiten Leiterschicht (16) elektrisch isoliert ist.

8. Halbleiter-Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das Füllmaterial (14) mit einer Oberfläche ausgebildet ist, die mit der Oberfläche der zweiten Leiterschicht (16)

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des zweiten Kondensator-Teils im wesentlichen bündig ist.

9. Halbleiter-Speichervorrichtung nach Anspruch 7 oder Anspruch 8,

dadurch gekennzeichnet, daß das Füllmaterial (14) polykristallines Silizium ist, das durch einen auf der zweiten Leiterschicht (16) gebildeten vierten Isolatorfilm (15) von dieser zweiten Leiterschicht (16) elektrisch isoliert ist.

10. Halbleiter-Speichervorrichtung nach Anspruch 7 oder ο Anspruch 8,

dadurch gekennzeichnet, daß das Füllmaterial (14) Siliziumdioxid ist.

11 . Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 10,

gekennzeichnet durch einen fünften Isolatorfilm (23A), der die benachbarten Speicherzellen (M) isoliert und der zumindest einen Bereich, in dem der Kondensator (C) gebildet ist, und einen Bereich, in dem der MISFET (Q) gebildet ist, mit Ausnahme desjenigen Source- oder Drain-Bereichs (19) des MISFET umgibt, der mit der Datenleitung (BL/22) verbunden ist.

12. Halbleiter-Speichervorzfichtung nach Anspruch 11,

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dadurch gekennzeichnet, daß der fünfte Isolatorfilm (23A) ein Siliziumdioxid-Film ist,

13. Halbleiter-Speichervorrichtung nach Anspruch 11 oder Anspruch 12,

dadurch gekennz eichnet, daß der fünfte Isolatorfilm (2 3A), der die beiden, den Kondensatoren (C) der mit derselben Bit-Leitung (BL/22) verbundenen Speicherzellen (M) entsprechenden, benachbarten Vertiefungen (6) isoliert, im wesentlichen mit dem zweiten Isolatorfilm (7; 23) gleich, etwa doppelt so dick wie dieser zweite Isolatorfilm und mit diesem einstückig ausgebildet ist.

14. Halbleiter-Speichervorrichtung nach einem der Ansprüche 11 bis 13,

dadurch gekennz eichnet, daß zumindest ein Teil der Vertiefung (6) durch den fünften Isolatorfilm (23A) festgelegt ist.

15. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung mit Speicherzellen (M) aus jeweils einem MISFET (Q) und einem Kondensator (C) und mit in Entsprechung zu den Kondensatoren (C) gebildeten Vertiefungen (6), wobei der Kondensator (C) eine erste Leiterschicht (9), einen auf dieser ersten Leiterschicht gebildeten ersten Isolatorfilm (11) und eine auf diesem ersten Isolatorfilm gebildete zweite Lei-

-r ι *+ \j \j ι

terschicht (16) aufweist,

gekennzeichnet durch folgende Verfahrensschritte: (a) Bilden einer Maske auf einer Hauptoberfläche eines Halbleitersubstrats (1) zur Bildung der Vertiefungen (6); (b) Bilden der Vertiefungen (6) auf Seite der Hauptoberfläche des Halbleitersubstrats (1) durch teilweise Abtragung des Halbleitersubstrats unter Verwendung der Maske;

(c) Abdecken einer inneren Oberfläche jeder Vertiefung (6) mit einem zweiten Isolatorfilm (7; 23) und Abdecken zumindest eines Teils der Hauptoberfläche des Halbleitersubstrats (1) mit einem dritten Isolatorfilm (3A; 23B), wobei der zweite Isolatorfilm (7; 23) und der dritte Isolatorfilm (3A; 23B) einstückig ausgebildet werden;

(d) Bilden der ersten Leiterschicht (9) auf dem zweiten Isolatorfilm (7; 23) innerhalb der Vertiefung (6), auf dem dritten Isolatorfilm (3A; 23B) und auf dem Halbleitersubstrat (1) ,

wobei die erste Leiterschicht (9) unabhängig für jede Speicherzelle (M) gebildet und mit dem MISFE'f in einem Bereich (19) verbunden wird, der mit dem Halbleitersubstrat (1) in Kontakt steht;
und

(e) Bilden des ersten Isolatorfilms (11) zumindest auf der ersten Leiterschicht (9) und Bilden der zweiten Leiterschicht

(16) auf dem ersten Isolatorfilm (11).

1 "":-f'"-:L.-:^::.^r..:. 34H057

16. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 15,

dadurch gekennzeichnet, daß die erste Leiterschicht (9) und die zweite Leiterschicht (16) aus polykristallinem Silizium hergestellt werden.

17. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 15 oder Anspruch 16, dadurch gekennzeichnet, daß die genannte Maske aus einer ersten Maske und einer auf dieser ersten Maske gebildeten zweiten Maske aufgebaut wird, die jeweils dieselbe Form haben;

daß der Verfahrensschritt (b) folgende Schritte aufweist: Bilden der Vertiefungen (6) durch teilweises Abtragen des Halbleitersubstrats (1) unter Verwendung der zweiten Maske; und

Entfernen der zweiten Maske; und daß der Verfahrensschritt (c) folgende Schritte aufweist:

Bilden des zweiten Isolatorfilms (7; 23) auf der inneren Oberfläche jeder Vertiefung (6) durch thermisches Oxidieren des freiliegenden Halbleitersubstrats (1) unter Verwendung der ersten Maske, wobei als erste Maske eine oxidationsundurchlässige Maske verwendet wird; Entfernen der ersten Maske; und

Bilden des dritten Isolatorfilms (3A; 23B) durch thermisches Oxidieren der Hauptoberfläche des Halbleiter-

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Substrats (1), wobei der dritte Isolatorfilm (3A; 23B) dünner als der zweite Isolatorfilm (7; 23) ausgebildet wird.

18. Verfahren zur Herstellung einer Halbleiter-Speicher-Vorrichtung nach Anspruch 15 oder Anspruch 16, dadurch gekennzeichnet, daß die genannte Maske aus einer ersten Maske und einer auf dieser ersten Maske gebildeten zweiten Maske aufgebaut wird, die jeweils dieselbe Form haben;

daß der Verfahrensschritt (b) folgende Schritte aufweist: Ausbilden der Vertiefungen (6) durch teilweises Abtragen des Halbleitersubstrats (1) unter Verwendung der zweiten Maske; und ,
Entfernen der zweiten Maske; und daß der Verfahrensschritt (c) folgende Schritte aufweist: selektives Entfernen der ersten Maske; Bilden des zweiten Isolatorfilms (7; 23) auf der inneren Oberfläche jeder Vertiefung (6) und des dritten Isolatorfilms (3A; 23B) auf der Hauptoberfläche des HaIbleitersubstrats (1) durch thermisches Oxidieren des freigelegten Halbleitersubstrats (1) unter Verwendung der selektiv entfernten ersten Maske, wobei der zweite Isolatorfilm (7; 23) und der dritte Isolatorfilm (3A; 23B) im wesentlichen mit gleicher Dicke gebildet werden, und wobei die erste Maske als oxidationsundurchlässige

34UUbV

- ίο -

Maske ausgebildet wird; und
Entfernen der ersten Maske.

19. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß die zweite Leiterschicht (16) so gebildet wird, daß ihre Oberfläche im wesentlichen eben wird.

20. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach einem der Ansprüche 15 bis 18, gekennzeichnet durch den weiteren Verfahrensschritt :

(f) Ausbilden eines Füllmaterials (14) über der zweiten Leiterschicht (16), wobei das Füllmaterial (14) so ausgebildet wird, daß eine Absenkung der Oberfläche des Teils der zweiten Leiterschicht (16), die in jeder Vertiefung (6) gebildet wird, aufgefüllt wird, wobei das Füllmaterial (14) von der zweiten Leiterschicht (16) elektrisch isoliert formiert wird.

21. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 20,

dadurch gekennzeichnet, daß das Füllmaterial (14) so ausgebildet wird, daß seine Oberfläche mit der Oberfläche der über der Hauptoberfläche

des Halbleitersubstrats (1) gebildeten zweiten Leiterschicht (16) im wesentlichen bündig wird.

22. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 20 oder Anspruch 21, dadurch gekennzeichnet, daß als das Füllmaterial (14) polykristallines Silizium verwendet wird; und
daß der Verfahrensschritt (f) folgende Schritte aufweist:

Abdecken der Oberfläche der zweiten Leiterschicht (16) mit einem vierten Isolatorfilm (15); und Ausbilden des Füllmaterials (14) auf diesem vierten Isolatorfilm (15).

23. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach einem der Ansprüche 15 bis 22, gekennzeichnet durch den weiteren Verfahrensschritt:

(g) Bilden eines fünften Isolatorfilms (23A) auf der Hauptoberfläche des Halbleitersubstrats (1) durch selektives thermisches Oxidieren des Substrats vor Durchführung des Verfahrensschritts (a), wobei durch den fünften Isolatorfilm (23A) die benachbarten Speicherzellen (M) gegeneinander isoliert werden.

24. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 23,

dadurch gekennzeichnet, daß die Vertiefungen (6) durch teilweises Abtragen des Halbleitersubstrats (1) unter Verwendung der genannten Maske und unter Verwendung des fünften Isolatorfilms (23A) als Maske gebildet werden.

25. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach Anspruch 23,

dadurch gekennzeichnet, daß die genannte Maske aus einer ersten Maske und einer auf dieser ersten Maske gebildeten zweiten Maske aufgebaut wird, die jeweils dieselbe Form haben;

daß der Verfahrensschritt (b) folgende Schritte aufweist: Bilden der Vertiefungen (6) durch teilweises Abtragen des Halbleitersubstrats (1) unter Verwendung der zweiten Maske und des fünften Isolatorfilms (23A) als Maske; und
Entfernen der zweiten Maske; und

daß der Verfahrensschritt (c) folgenden Schritt aufweist: Ausbilden zumindest des zweiten Isolatorfilms (7; 23) auf dem Halbleitersubstrat (1) durch thermisches Oxidieren des freiliegenden Halbleitersubstrats unter Verwendung der ersten Maske und des fünften Isolatorfilms (23A) als Maske, wobei die erste Maske als eine oxidationsundurchlässige Maske ausgeführt wird.

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26. Verfahren zur Herstellung einer Halbleiter-Speichervorrichtung nach einem der Ansprüche 23 bis 25, dadurch gekennzeichnet, daß die Speicherzellen (M) durch den zweiten Isolatorfilm (7; 23) und den fünften Isolatorfilm (2 3A) isoliert werden,

daß die nächstliegenden Teile der beiden benachbarten Vertiefungen (6) zwischen den Vertiefungen der Speicherzellen (M) durch den zweiten Isolatorfilm (7; 23) isoliert wer-

-j _o den,

daß der zweite Isolatorfilm (7; 23) auf der inneren Oberfläche jeder Vertiefung (6) durch thermisches Oxidieren des freiliegenden Halbleitersubstrats (1) gebildet wird, daß der auf der inneren Oberfläche einer der beiden benachbarten Vertiefungen (6) gebildete zweite Isolatorfilm (7; 23) mit dem auf der inneren Oberfläche der anderen Vertiefung (6) gebildeten zweiten Isolatorfilm zusammenhängend aufgebaut wird, und
daß die Teile, die nicht vom. zweiten Isolatorfilm (7; 23) isoliert werden, vom fünften Isolatorfilm (23A) isoliert werden.

Ah/bi