JPS59191373A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、タイナミック型ランタムアクセスメモリ〔以
下、Ｄ　ＲＡ　Ｍ　（Ｄ３’ｆｌａｍｉｃ　Ｒａｎｄｏ
ｍ　Ａｃｃ　−ｅＢｅ　ＩＡｅｍｏｒｙ　）という〕　
用半ｉ俳集ｓｏｏｍ装協に関するものである。

〔背景技術〕

記憶用容量素子（コンデンサ）とスイヅチング用トラン
ジスタとの直列回路をメモリセルとするＤＲＡＭ用半導
体集積回路装置は、その蓄積すべき情報量（ビ、・ノド
数）を増大させるためにおよびその動作時間を向上させ
るために、高集積化の傾向にある。高集積化においては
、ＤＲＡ、Ｍを構成する周辺回路、例えばアドレス連部
回路、読み出し回路、書き込み回路等の半導体素子全縮
小化するとともに、情報を保持するための記憶用容量素
子をも縮小化する必要がある。この記憶用容量素子は、
再書み動作頻度を低減して読み出しおよび書き込み動作
時間？向上させるようにある所定の容量値を持つことが
要求される。例えはその容量値が小さｂ場合、アルファ
線（以下、α線という）によって生ずる不要な少数キャ
リアの影響を受けて誤動作あるいはソフトエラーを生じ
る。そこで、記憶用容量素子等ケ形広す・る半導体基板
の一生面部のみでなく、その内部方向をも、利用すると
いう細孔技術によるＤＲＡＭｋ備えた半導体集積回路装
置が提案されている（特願昭５Ｏ−５３８８３）。この
細孔技術による記憶用容量素子は、半導体基板の一生面
からその内部方向に延在して般けられた細孔（Ｕ溝とも
いわれている）とその細孔にそって設けられた絶縁膜と
該絶縁膜上部を覆うように静けられた容量電極とによる
情報記憶用容量部と、該容量部と情報を伝達するための
ど、ソト線とを結合するスイ、、チング用絶縁ゲート型
電界効果トランジスタ〔以下、Ｍ工ＳＦ　ＲＴ　（Ｍｅ
ｔａ、ＩＴｒａｎＢｌθｔｏｒ　）という〕とによって
構成されている。

しかし寿から、本発明者の実験、検討の結果、かかるＤ
ＲＡＭ用半導体集積回路装置において、きらに、高集積
化しようとした場合、次のような問題点が抽出された。

第１の問題点は、前記記憶用容量部が情報となる電荷を
蓄積する部分は細孔近傍部の半導体基板内部であって、
高集積化のために、隣接する記憶素子間距離をさらに接
近した場合、隣接する記憶用容量部を形成するそれぞれ
の細孔部において半導体基板内に形成されるそれぞれの
空乏領域が互いに結合することになシ、この結合の結果
、隣接するそれぞれの容量部に電位差があれば高電位の
容量部から低電位の容量部へ電荷の移動が生じ隣接する
容量部間でリーク現象を生じることになる。これによっ
て、情報の読み出し動作における誤動作を生じやすく、
ＤＲＡＭにおける信頼性が低減される。このような理由
から、ＤＲＡＭＲＡＭ用半導体集積回路装置積度化を期
待することができない。

第２の問題点は、細孔技術による立体的な容量部は、他
の従来における平面的な記憶用容量部の形成法に比べて
、半導体基板内に多量の電荷を蓄積できるように大容量
値に構成できるが、同時に、半導体基板内にα線によっ
て生ずる不要な少Ｖキ、ヤリアによる影響度も大きくな
る。これは、半導体基板の一生面からその内部に延びる
細孔深さが深くなるにしたがい、前記少数キャリアによ
る影響度が久しく増大するためである。α線によって生
ずる不要な少数キャリアは記憶用容量部に蓄積された電
荷を反転させてしまい、情報の読み出し動作の誤動作（
ソフトエラー）の原因となる。さらに、α線によって生
ずる不要な少数キャリアに対処すべき所定の電荷蓄積量
を得るために、細孔深さ會深くすることには限定があシ
、ＤＲＡＭを備えた半導体集積回路装置の集積度ケ向上
することができなかった。

第３の問題点は、半導体基桧の一生面上における細孔の
寸法（以下、岸に細孔寸法という）が、製品化における
抄術水準においては１〔μｍ〕程度以上であって、容量
電極材料と絶縁膜材料とでは細孔部を完全に埋込むこと
ができないために、細孔部上面部に起伏を生じてしまう
。これによって、その上部に形成されるであろうワード
線およびビット線の配線時、配線長などに加工バラツキ
を生じやすく、かつ、それらが断線’４に生じゃす〈々
るために、ＤＲＡＭ用半導体集積回路装置の牝夕（的特
性のバラツキや不良発生の原因となった。。

〔発明の目的〕

彷゛って、本発明の主目的は、高集積化に適した細孔部
に記憔用容量素子全形成して成るＤＲＡＭ用の半導体集
積回路装置を祈供することにある。

本発明の他の目的は、細孔技術によるＤＲＡＭ用半導体
集積回路装置の隣接する記、憶容量素子間のリーク現象
を防止することにある。

また、本発明の他の目的は、細孔技術によるＤＲＡＭＲ
ＡＭ用半導体集積回路装置用容量素子におけるα線によ
って生ずる不要な少徐キャリアの影響度を低減すること
にある。

ζらに、本発明の他の目的は記憶容量素子と基板間のリ
ーク電流を低減して情報保持時間ケ長くする。ことにあ
る。

また、本発明のさらに他の目的は、細孔技術によるＤＲ
ＡＭ用半導体集積回路装簡の配憶用容量素子が形成され
る細孔部上面部の起伏を緩和することにある。

なお、本発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の以下の記述ならびに添付図面からζら
に明らかに方るであろう。

〔発明の概要〕

本願において開示される発明のうち、代表的なものの概
要ｗ　ｔｆ！慣に説明すれは、下記のとおりである。

すなわち、細孔（細溝）によって設けられたメモリセル
の容量部において、その電荷蓄積部を半導体基板と雷り
的に分離された細孔内部に般ける５ことによって、隣接
するメモリセルのそれぞれの容量部から半導体基板内部
に延びる誤動作’（＋−誘発する不要な空乏頭載を除去
し、高集積化を達成したものである。

〔実施例Ｉ〕

以下、一実施例とともに、本発明の詳細な説明する。

本実施例は、ＤＲＡＭ用半導体集積回路装置のメモリセ
ルにつ′き、その構造ならびにその製造方法について説
明する。

第１図は、本発明の一実施？＋１　”ｋ　Ｇ明するため
のＤＲＡＭ用半導体集積回路装置のメモリセルアレイ要
部ケ示す等価回路図である。

第１図において、　ＳＡＩ　、　ｓＡ２・・・・・はセ
ンスアンプであり、後述する所定のメモリセルと所定の
ダミーセルとの間の微小な電位差全増幅するためのもの
である。ＢＬ目＋　”　Ｌｌ　２はセンスアンプＳＡＩ
の一側端から行方向に延在するビ、・２ト線である。

ＢＬ２１　＊　ＢＬ２２はセンスアンプＳＡ２の一側端
から行方向に延在するビツト線でおる。これらのビ、。

断線ＢＬは、情報と力る電荷全伝達するためのものであ
る。ＷＬＩ　、　”１ｌＬ２　は列方向に延在するワー
ド線であり、後述するダミーセルのスイッチング用ＭＩ
ＥＩＦＫＴを構取する所定のゲート電極に接続し、当該
Ｍ工８ＦＥＴのＯＮ　、ＯＦＦ動作をさせるためのもの
である。ｗＬ３．ＷＬ４は列方向に延在するワード線で
あり、後述するメモリセルのスイッチング用Ｍ工８ＦＥ
ＴｉｉＪｌ［する所定のゲート電極に接続し、当該Ｍ工
１３ＦＥＴのＯＮ、ＯＦＦ動作をさせるためのものであ
る。Ｍ目＋Ｍ目＋Ｍ□＋ＭＺ２、・・・・・・はメモリ
セルであり、情報となる電荷？保持するようになってい
る。メモリセルＭｌ　ｌ　＋　Ｍｌ□、　ｌ’ｒｚｔ　
１Ｍ２２は、その一端が所定のピット線ＢＬに接続され
グー）！極が所定のワ−）’＃ＷＬＫ接続すしたＭＩＳ
ＦＥＴＱ目。

Ｑ１２　＋　Ｑｚ凰、Ｑ２２・・・・・・と、該ＭＩＥ
３ＦＥＴ、Ｑ＋１゜Ｑ、１２　＋　Ｑ、２１　＊　Ｑｚ
ｚ・・・・・・の他端にその一端が接続され、かつ、他
端が固定電位ｖｓＢ端子に接続され六容量部ＣＩＩ、Ｃ
Ｉ２．Ｃ２１，Ｃ２２・・・・・とによって構扉されて
いる。Ｄｌｌ　、”＋２　、Ｄ２１　＋　Ｄ２２　＋・
はダミーセルであり、メモリセルＭの情報である１”、
”０”　を判断し得るような電荷全保持するようになっ
ている。ダミーセルＤＩＩ　＋　ＤＩ２　＋Ｄ２□、Ｄ
２．は、その一端が所定のヒ、ット線ＢＬに接続これゲ
ーＨＭ極が所定のワード線ＷＬに接続ζねたＭＩＳＦＥ
ＴＱ　　　、Ｑ　　２．ＣＤ２１　　。

ＤＩｌ　　　　　　ＤＩ Ｑ　　・・・・・と、該Ｍ工””　”ＴＱＤｌｌ　　’
　ＱＤＩ□。

２２ ＣＤ２１．ＣＤ２２・・・・・の他端にその一端が接続
され、かつ、他端が固定電位ｖｓ８端子に接ｌａされた
容量部ＣＤｌ１　”　ＤＩ２　”　ＣＤ２１１　ＣＤ２
□と、該容量部Ｃ１□ｌ”ＤＩ□、ＣＤ２１．ＣＤ□２
　に蓄積された電荷ケクリアするためのクリア用Ｍ工Ｓ
Ｆ’ＫＴＯＱとによって構成されている。φ９はクリア
用Ｍ工ＳＦ″ＥＴＣＱ、のフート電極と接続するように
なっている端子である。

次に、本発明の一実施例の構造を説明する。

第２１シ１（Ａ）は、本発明の一実施例のＤＲＡＭ全備
乏六半川体隼用回路装置ケ説明するためのメモリセルの
要部全示す平面図であシ、第２図（Ｂ）は、第２図（Ａ
）のＸ−Ｘ線における断面図である。

なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。

第２図（Ａ）　、　（Ｂ）において、１は増結晶のケイ
素（８１）からなるｐ型の半導体基板であシ、半導体集
積回路装置を構成するためのものであるっ２は半導体基
板１の一生面部であって、隣接するメモリセル間に設け
られたフィールド絶縁膜であり、それらｖｔ電気的分離
するだめのものである。３は後述する細孔以外の部分で
あって、半導体基板１と後述する第１容量プレートとの
間に設けられた絶縁膜であり、それらを電気的分離し、
かつ、第１容量プレートに印加される電圧によってその
１部の半導体基板１表面近傍部に情報となる電荷を蓄積
するだめのものである。６は半導体基板１の所定部分の
一生面からその内部に延びるように設けられた本発明の
一実施例による細孔（細溝）であり、メモリセルの容量
部を構成するためのものである。７は前記細孔（細溝）
６にそって設けられた絶縁膜であり、半導体基板１と後
述する第１容量フツートとを電気的にり離するためのも
のである、この絶縁膜７は、前記絶縁膜３よりも厚く静
け＾れており、第１容量プレートｒＣ印加される筆圧に
よって半導体基板１の細孔６周辺部に情報となる電荷を
蓄積しないようになっている。８は後述する第１容量プ
レートと、Ｍ工５ＦＩＩｉｉＴ′ｆ構取する一方の半導
体領域との接続のために所定部分の絶縁膜３を除去して
設けられた接続孔である。９は細孔６内の絶縁膜７およ
び半導体基板１土部の絶縁膜３上部に設けられ、かつ、
その一端が前記−力の半導体領域に接続されて設けられ
た本発明の一実施例による導電性の第１容量プレートで
あり、メモリセルの容量部？横取するためのものである
。この第１容量プレート９は、後述するピ、、ト線によ
って、情報となる種々の電圧が印加されるようになって
いる。また、隣接するメモリセルの答１１部を構成する
それぞれのｖ、１容量プレート９は、構造的および電気
的に分離するようになっている。１１は第１容量プレー
ト９と後述する第２容量プレートとの間に設けられた本
発明の一実施例による容量絶縁膜であり、メモリセルの
容量部全構庫するだめのものである。この容量絶縁膜１
１には、第１容量プレート９と第２容量プレートとの介
在部分において、情報となる電荷が蓄積されるようにな
っている。１６は容量絶縁膜１１上部に役けられた本発
明の一実施例による第２容量プレートであシ、メモリセ
ルの容量部を構成するためのものである。前記第１容量
プレート９と容量絶縁膜１１と第２容量プレート１６と
によって、メモリセルの容量部Ｃが形放されるようにな
っている。前記第２容量プレート１６には、情報を構成
するために、固定電位が印加されるようになっている。

°なお、隣接するメモリセルの容量絶縁膜１１および第
２容量プレート１６はそれぞれ接続されている。１４は
細孔６内に埋込まれた埋込み材料であり、導電性材料と
絶縁材料とによって細孔６が埋込まれない場合において
、その上部に生ずるであろう起伏を緩和するためのもの
である。１５および１５Ａは第２容量プレート１６と埋
込み材料１４．ｉ２容量プレート１６と後述するゲート
電極およびワード線、埋込み側斜１４とゲート電極およ
びワード線との間に設けられたＰ縁膜であり、それらを
電気的に分離す、ふためのものである。１７はＭＩＳＦ
ＢＴ形取部分の手取部分板１の一生面に般けられた絶縁
膜であり、ＭＩＳＦＥＴ’に構原するゲート絶縁膜を形
成するためのものである。１８はＭＩＥｔＦＫＴ形灰部
分の、ｔｅ縁膜１７上に設けられ、かつ、延在して般け
られたゲート電極およびワード線（、ＷＬ）であり、Ｍ
Ｔ、ＢＦＥＴのゲート電極をＳ成し、がっ、該ゲート電
極にＭ丁圧ケ印加するためのワード線（ＷＬ）全構成す
るためのものである。１９はＭ工５ＦＥＴ形成部分の半
導体基板１表面近傍部に設けられ＋ たｎ　型の半導体領域であり、Ｍ工５ＦＥＴを構成する
だめのものである。前記絶縁ｗＡｌ　７　、ゲート電極
〔およびワード線（ＷＬ）］１８および半導体領域１９
１／Ｃよりて、メモリセルのＭ工５ＦＥＴＱｋ形成する
ようになってｂる。２ｏはゲート電極およびワード線（
ＷＬ）１Ｂと後述するビット線との間に設けられた絶縁
膜であり、それらを電気的に分離するためのものである
。２１はＭ工５Ｆ１ｎＴＱを構成する他方の半導体頭載
１９上部の絶縁膜１７．２０を除去して設けられた接続
孔であシ、前記半導体領域１９と後述するビット線と？
接続するだめのものである。２２は絶縁膜２０上部全延
在し、かつ、所定部分において接続孔２１を介して半導
体領域１９と接続するように設けられたビット線（ＢＬ
）である。

次に、本実施例の具体的な動作を説明する。

本実施例の動作は、第２図（ハ））、（Ｂ）全用い、Ｍ
工８ＦＦｉＴＱ＋と容量部Ｃ１１＊　０１２とからなる
メモリセルについて説明する。

甘ず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭ工５ＦＥＴＱ１に構成するゲート電
極に制御電圧を印加して、当該ＭＴ５ＦＫＴＱＩ’！１
７ＯＮさせる。このＭ工５ＦＥＴＱ１の他方の半導体領
域１９と接続されているビット線（ＢＬ）２２に、情報
となる電圧を印加させる。これによって、ビット線（Ｂ
Ｌ）２２の情報となる電圧は、ｒ工・５ＦＫＴＱ、＋を
介して第１容量プレート９に印加される。第２容量プレ
ート１６は固定ｍ”位に保、芦込れておシ、該第２容量
プレート１６の官位と第１容量プレート９に印加された
情報と々る電圧とに電位差があれは、それらの介在部分
である容量絶縁膜（０，−、）および絶縁膜３を介し７
た半導体基板１表面近傍部（自−２）に情報となる重荷
が蓄積、Ｒ１謂、Ｖ！き込１れる。

メモリセルに情報を保持する場合は、メモリセルに情報
？書き込んだ状態において、ＭＩｓＦＥＴＱ、、ＹＯＦ
Ｆづせればよい。

才だ、メモリセルの情報？読み出す場合には１前記苓き
込み動作と逆の動作を行えはよい。

本発明の一実施例によれば、細孔によって般けられたメ
モリセルの容量部において、その電荷蓄の彩管がない半
導体基板表面近傍部に設けることができる。

また、１隣接するメモリセル間ケよシミ体重に分離する
ために、細孔６底部の半導体基板１内に例にばｐ＋型の
チャンネルスト１．パ領域を設けてもよし。

次に、本発明の一実施例の具体的な見す造方法ケ説明す
る。

￥１’　３　図（Ａ）　〜第６　図（Ａ）　、　第９　
［Ｚｌ（Ａ）　〜ｉ　１１１ＺＩ（Ａ）ハ、本発明の一
実施例のＤ　ＲＡ　Ｍを備えた半導体集積′回路装置の
製造方法を説明するための各製造工程におけるメモリセ
ルの要部を示す平面図であり、第３図（Ｂ）〜第６図（
Ｂ）、第７図、第８図、第９図（Ｂ）〜第１１図（Ｂ）
は、本発明の一実施例のＤＲＡＭ？備えた半導体集積回
路装宜の製造方法を説明するための各製造工程における
メモリセルの要部ケ示す断面図である。なお、それぞれ
のψ）図は、それに対応する（Ａ）図のＸ−Ｘ線におけ
る断面図である。

まず、半導体集積回路装置全構成するために、単結晶の
ケイ素（Ｓｌ）からなるｐ型の半導体基板１會用意する
。この半導体基板、１に、第３図（Ａ）（Ｂ）に示すよ
うに、隣接するメモリセル問および周辺回路、例えはア
ドレス選択回路、読み出し回路古き込み回路等の半導体
素子間（図示してｂない）？電気的に分離するためのフ
ィールド絶縁膜２を形成する。このフィールド絶縁膜２
は、周知のＬｏ　００　Ｓ　（ＬＯＯａ’ｌ　０ｘｉｄ
ａｔｌｏｏ　ｏｆ　５ｉｌｉｃｏｎ　）技術によって形
成すればよい。

第３図（Ａ）、ψ）に示す工程の後に、後の工程によっ
て形成される第１容量プレートと車導体基板１とヲ市り
的に分離するだめの絶縁膜３を半導体基板１全面に形成
する。この絶縁膜３は、例えは二酸化ケイ素（ＳｉＯ□
）？用いればよい。この後に、前記絶縁膜３土部に、耐
熱処理のためのマスクとなる絶縁膜４を形成する。この
絶縁膜４は、例えばナイトライド（Ｓ　１ｓＮ４）？用
いればよい。さらに、この後に、前記絶縁膜４上部に、
耐エツチングのためのマスクとなり、絶縁膜３に比べて
その膜厚が厚い絶縁膜５を形成する。この絶縁膜５は、
レリえは二酸化ケイ素を用いれはよい。前記絶縁膜３は
、例えは半°導体基板１の熱処理、化学的り相析出〔以
下、ＯＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅ
ｐＯ−ｅｌｔｉＯｎ　）という〕技術によって形成し、
絶縁膜４．５は例えばＯＶＤ技術によって形成すれはよ
い。そして、前記絶縁膜５にパターンニング？飽し、メ
モリセルの容量部全構成する細孔を形成するためのマス
クを形成する。このマスクを用いて異方性の下ライエツ
チングを施し、絶縁膜４．３を除去し、かつ、所定部分
の半導体基板１を除去して、第４図（Ａ）　、　０３）
に示すように、細孔６を形成する。この細孔６の幅寸法
は１〜１．５〔μ〕程度でよく、その半導体基板１表面
からの深さは２〜４〔μｍ〕程度あればよい。

第４図（Ａ）　、　（Ｂ）に示す工程の後に、前記耐エ
ツチングのためのマスクとなる絶縁膜５？除去し、耐熱
処理のためのマスクとなる絶縁膜４を露出させる。この
絶縁膜４全用いて熱処理を施し１、細孔６にそって前記
絶縁膜３よりも充分に厚く、半導体基板１と後の工程に
よって形成される第１容量プレートとを電気的に分離す
るための絶縁膜７倉形成すると、第５図（Ａ）　、　０
３）に示すようになる。

第５図（Ａ）　、　０３）に示す工程の後に、前記絶縁
膜４奮除去する。この後に、後の工程によって形成され
る第１容量プ”レートとＭ工ＳＦＥ’ｒ’ｊ構成する一
方の半導体頭載との接続のために、所定部分の絶縁膜３
′ｊｆ除去し、接続孔８７１−形成する。この後に、全
面に導電性材料を形成し、バターイニングケ施して、第
６図（Ａ）　、　（Ｂ）に示すように、メモリセルの容
量部全構成する第１容量プレート９會形放する。前記導
電性材料とシ７．ては、例えば多結晶のケイ素を用い、
導電性を得るためにリン処理を施Ｌ７たものを用いれば
よい。多結晶のケイ素？用いた場合におけるその膜厚上
、５０（）〜１０００（Ａ）程度あればよい。１０は前
記リン処理によって接続部８の導電性材料ケ介した半導
体基板１の表面近傍に折、散でれた、ＭＩＳＦＥＴを梢
反するためのｒ＋型の半導体領披である。

第６１ソ１（Ａ）、［有］）に示す工程の後に、第１容
量プレート９の露出する表面に、例えば二酸化ケイ素か
らなる絶縁膜（図示しない）を形成する。この絶糾°膜
は、第１容量プレート９と後の工程によって形５ｙされ
る容ふト絶縁膜との熱膨張宅の差異によりて生ずる応力
？緩和し、かつ容量Ｐ縁膜１１のリ−り電流を低減する
ためのものである。、この後に、容量部であって、情゛
報とな・る電荷全蓄積するための容量絶縁膜１１全形成
する。この容量絶縁膜１１ば、例えは二酸化ケイ素より
も誘を富の高いナイトライドを用い、その場合における
その膜厚は２００〜３００〔Ａ〕程度あれ小よい。この
後に、容量絶縁膜１１のリーク電流を低減するために、
容量絶縁゛膜１１上部に例えば二酸化ケイ素からなる絶
縁膜（図示しな込）全形成する。この後に、メモリセル
の容量部を構成する第２容量プレートを形成するための
導電性材料１２′に全面に形成する。この導電性材料と
しては、例えば多結晶のケイ素を用い、導電性？得るた
めにリン処理？施したものを用いればよい。多結晶のケ
イ素を用いた場合におけるその膜厚は、ａｓｏｏｃλ〕
程度あればよい。この後に、第７図に示すように、導電
性材料１２の上部に形成されるであろう導電性材料との
電気的分離のための絶縁膜１３を形成する。

第７図に示す工程の後に、細孔６全完全に埋込゛むため
に、全面に埋込み材料１４′ｋ例えは５０００〔久〕稈
度の膜厚で形成シフ、埋込まれた部分以外の埋込み月相
１４を除去し、細孔６土部の起伏を緩和する。この埋込
み材料１４は例え°は多結晶のケイ素を用いれはよいが
、埋込む部分が小さい場合または無い場合には絶縁膜等
によって処理を施し、埋込み材料１４は必要としない。

この後に、再び全面に絶縁膜１５を形成する。そして、
容量部以外の部分てあって、Ｍ工８Ｆ’ＥＴ’ｉ形成す
る部分の絶縁膜１５および導電性材料１２ケ除去し、メ
モリセルの容量部を構成するための第２容量プレート１
６ケ形成する。この後に、第８図に示すように、絶縁膜
１１を耐熱処理のためのマスクとして用いて熱処理會施
し、第２容量プレート１．６の形成によってその一部が
露出した部分に絶縁膜１５Ａｋ形成する。

第８図に示す工程の後に、メモリセルのＭＩＳＦＥＴ１
形底する部分の絶縁膜１１．３全除去する。この除去さ
れた部分に、前記Ｍ工５ＦＥＴ’ｉ構成するゲート絶縁
膜を形成するために、第９図（Ａ）、φ）に示すように
、絶縁［１７に展Ｉする。

第９図（Ａ＞　、　ＣＢ）に示す工程の後に、メモリセ
ルのＭ工５ＦＩｎＴ’ｉ構成するゲート電極全形成する
ために、および、該ゲート電極に接続されるワードｉ＃
を形成するために、導電性材料？形成する。この導電性
材料としては、多結晶のケイ素、モリブデン（Ｍｏ）、
タングステン（Ｗ）等の高融点金属、該高融点金属とケ
イ素との化合物であるシリサイド等を用いればよい。前
記導電性材料にパターンユングを施し、ゲート電極およ
びワード線１８全形成する。この後に、第１０図（Ａ）
　、　（Ｂ）に示すように、ゲー）１極およびワード線
１８を耐不純物導入のマスクとして用い、メモリセルの
Ｍ工５ＦＥＴを形成する部分において、ｎ＋型の不純物
を自己整合（ｅ６１ｆ　ａｌｉｇｎｍｅｎｔ　）によっ
て絶縁膜１７を介した半導体基板１表面近傍Ｋｌけ、前
記不純物に引き伸し拡散を施し、ｎ＋型の半導体頭載１
９を形成する。これによってＭ工５ＦＥＴＱが形成され
る。

第１０図（Ａ）　、　（Ｂ）に示す工程の後に、ゲート
電極およびワード線１８と後の工程によって形成される
ビット線との電気的な分離のために、全面に絶縁膜２０
ケ形匠する。この絶縁膜２ｏは、例えばフォスフオシリ
ケードガラス（ＰＳＧ）を用いればよく、その場合にお
いては、多層化による起伏部の成長を緩和し、かつ、半
導体集積回路装置の曽 特性に影響を与えるナトリウム（Ｎａ）イオンを捕獲す
ることができる。この後に、メモリセルの容量部と接続
されているＭＩＳＦＩＩ！ＴＧＬ（７）一方ｃＤ半導体
領塘１９と反対方向にある他方の半導体頌塘１９上部の
絶縁膜２０．１７ｉ除去して、他方の半導体飴域１９と
後の工程によって形成されるビット線との接続のための
接続孔２１に形成する。

この後に、第１１図（Ａ）　、　（Ｂ）に示すように、
接続孔２１ケ介して半導体個域１９に接続するようにビ
ット線２２を形成する。ビット線２２としては、例えば
アルミニウム（ＡＺ）Ｖ用いればよい。

これら一連の＆！Ｊ造工程によって、本実施例の半導体
集積回路装置は完成する。なお、この後に、ダ饅膜等の
処理１施してもよい。

第１２図は、本発明の一実施例のメモリセルによって構
成したメモリアレイの要部全庁す平面図である。第１２
図においては、その図面を明確にするために、導電層間
に設けられるべき絶縁膜は図示しない。

〔実ＭＮＩＩ　Ｅ 次に、本発明の仙の実施例を訝明する。

第１３図体）は、本発明の他の実施例のＤＲＡＭを備え
た半導体集積回路装置’ｌｒＧ明するためのメモリセル
の要部を示す平面図であシ、第１３図０３）は、第１３
図（Ａ）のＸ−Ｘ線における断面図である。

なお、全図にお込て、〔実施例Ｉ〕と同一機能ケ有する
ものは同一符号を付け、そのくり返しの説明は省略する
。

第１３図（Ａ）　、　（Ｂ）にお−て、２３は細孔６Ａ
にそって設けられ、絶縁膜３よシもその膜厚が厚く設け
られた本発明の他の実施例による絶縁膜であシ、半導体
基板１と第１容量プレート９と′ｋｉｉ気的に分離し、
あ・っ、本実施例ではピッ）＃（ＢＬ）２２が延在する
方向と同一方向に配置されたメモリセルの容量部間を特
ＫＩｉ気的に分離・するためのものである。この絶縁膜
２３であって、容量部間に設けられた絶縁膜２３Ａは、
例えば細孔６Ａの内面から熱処理を施すことによって、
容易に設けることができる。

本実施例によれば、細孔によって設けられたメモリセル
の容量部において、その電荷蓄積部ケ半ない半梼体基板
表面近傍部に般けることができる。

また、隣接するメモリセルの容量部間の分離金、ＬＯＣ
Ｏ８枝術によるフィールド絶縁膜？必要とせず、第１容
量プレートと半導体基板と？電気的に分離するために細
孔にそって般けられた絶縁膜によって行うことができる
。

次に、本発明の仙の実施例の具体的ｈｗ造方法を一蒲明
する。

８１′！１４し１（Ａ）および第１５図（Ａ）は、本発
明の他の吠施例のＤＲＡＭケ備えた半導体集積回路装置
の取゛逓力θ、：ヶ股間するための各製造工程における
メモリセルの多部？示す平面図であり、第１４図（Ｂ）
および第荘４図（Ｂ）は、本発明の他の実施例のＤＲＡ
Ｍケ備えた半導体集積回路装置の製造方法を説明するた
めの各製造工程におけるメモリセルの要部を示す断面図
である。なお、それぞれの（Ｂ）図は、それに苅応する
（Ａ）図のＸ−Ｘ線における断面図である。

前記〔実施例Ｉ〕の製造方法と同様に、１ず、ｐ型の半
導体基板１に用意する。この半導体基板１に、第１４図
（Ａ）　、　（Ｂｌ）に示すように、後の工程によって
形成されるビ、２ト線が延在する方向と同一方向の隣接
するメモリセル間を除き、その他の隣接するメモリセル
間および周辺回路、例えばアドレス選択回路、読み出し
回路、鳴き込み回路等の半導体素子間（図示していない
）を電気的に分離するためのフィールド絶縁膜２Ａｋ形
広する。このフィールド絶縁膜２Ａは、周知のＬＯＯＯ
８技術によって形成すればよい。

第１４図（Ａ）　、　（Ｆ）に示す工程の後に、後の工
程によって形成でれる第１容量プレートと半４体基板１
と全霜気的に分離するための絶縁膜３γ全面に形成する
。この後に、前記絶縁膜３上部に、耐熱処理のためのマ
スクとなる絶縁膜４全形成する。

さらに、この後に、前記絶縁膜４上部に、耐エツチング
のためのマスクとなり、絶縁膜３に比べてその膜厚が厚
い絶縁膜５を形成する。この絶縁膜５にパターンニング
を施し、メモリセルの容量部を構成する細孔を形成する
ためのマスク全形成する。このマスクを用いて異方性の
ドライエッチングケ雄し、絶縁膜４．３を除去し、さら
に、露出きれたフィールド絶縁膜２Ａｉもマスクとして
用いて、所定部分の半導体基板１を除去して細孔６Ａケ
形成する（〔実施例Ｉ〕の第４図（Ａ）　、　（Ｂ）参
照）。

この細孔６Ａの幅寸法ならびに深さは、前記〔実施例Ｉ
〕と同様でよい。この後に、前記耐エツチングのための
マスクとなる絶縁膜５を除去し、耐熱処理のためのマス
クとなる絶縁膜４を露出させる。この絶縁膜４全用いて
熱処理を施し、第１５図（Ａ）　、　（Ｂ）　Ｋ示すよ
うに、細孔６Ａにそって前記絶緬膜３よりも充分に厚く
、半導体基板１と後の工程によって形成される第１容量
プレートとが電気的に分離され、かつ、後の工程によっ
て形成されるビット線が延在する方向と同一方向に配置
されたメモリセルの容量部間を特にＷ測的に分離するた
めの絶縁膜２３．２３Ａ’に形成する。絶縁膜２３Ａは
、その部分の半導体基板１を完全に絶縁体となり得るよ
うに、熱処理条件等を制御してやればよい。

第１５図（Ａ）　、　０３’）に示す工程の後に、前記
〔実施例Ｉ〕の製造方法の第５図（Ａ）　、Φ）に示す
工程以後の工程と同様にすることによって、本実施例の
半導体集積回路装置は完成する。

〔実施例■〕

次に、本発明の他の実施例を説明する。

第１６図（Ａ）は、本発明の他の実施例のＤＲＡＭを備
えた半導体集積回路装置を説明するためのメモリセルの
要部を示す平面図であシ、第１６図（Ｂ）は、第１６図
（Ａ）のＸ−Ｘ線における断面図である。

なお、全図において、〔実施例Ｉ〕および〔実施例■〕
と同一機能ケ有するものは同一符号を利け、そのくり返
しの説明は省略する。

第１６図（Ａ）、　（Ｂ）にをいて、２３Ｂは細孔６以
外の部分であって、半導体基板１と第１容量プレート９
との間であって、〔実施例Ｉ〕および〔実施例■〕に用
いた絶縁膜３に比べて充分に厚く設けられた絶縁膜であ
り、半導体基板１と第１容量プレートとヲ雷免的に分離
し、情報となる電圧が第１容緊プレート９に印加しても
その部分の半導体基板１表面近傍に情報となる電荷を蓄
積しないためのものである。これによって、半導体基板
１内にはメモリセルの情報となる電荷は存在しなくなる
。

本実施例によれば、細孔によって設けられたメモリセル
の容量部において、その電荷蓄積部に半２ｒ４体基枦と
電気的に分離これた細孔内部のみに般けることができる
。

１だ、隣接するメモリセルの容量部間の分離を、ＬＯＣ
！Ｏ８技術によるフィールド絶縁膜を心安とゼす、第１
容量プレートと半導体刀根とを電気的に分離するために
細孔にそって設けられた絶縁膜によって行うことができ
る。

次に、本発明の他の実施例の具体的な製造方法を説明す
る。

第１７図（Ａ）および第１８図（Ａ）は、本発明の他の
°実施例のＤＲＡＭを備えた半導体集積回路装置の製造
方法’ｋＷ明するための各製造工程におけるメモリセル
の要部？示す平面図であり、第１７図（Ｂ）および第１
８図０３）は、本発明の他の実施例のＤＲＡＭを備えた
半導体集積回路装置の製造方法を説明するための各製造
工程におけるメモリセルの要部を示す断面図である。な
お、それぞれの（Ｂ）図は、それに対応する（Ａ）図の
Ｘ　−Ｘ線における断面図である。

前記〔実施例Ｉ〕および〔実施例■〕と同様に、まず、
ｐ型の半導体基板１を用意する。この後に、第１７図Ｇ
）、Φ）に示すように、半導体基板１に〔実施例■〕と
同様の絶縁膜２Ａ′５を形成する。

第１７図（Ａ）　、　（Ｂ）に示す工程の後に、〔実施
例口〕の第１５図１ｋ）　、　（Ｂ）Ｋ示す工程を施し
、細孔６および絶縁膜２３．２３Ａｉ形取する。この後
に、絶縁膜４に除去し、後の工程による第１容量プレー
トが形成される細孔６および半導体基板１部分以外の部
分に、耐熱処理のためのマスクとなる絶縁膜４Ａを形成
する。この絶縁膜４Ａは、例えばナイトライドを用いれ
ばよい。前記絶縁膜４Ａ″に用いて熱処理を施し、第１
８図（Ａ）　、　（Ｂ）に示すように、半導体基板１と
後の工程によって形成される第１容量プレートとを電気
的に分離するための絶縁膜２３Ｂ？形成する。

第１８図（Ａ）　、　（Ｂ）に示す工程の後に、前記〔
実施９ｊｌ　Ｉ　）の製造方法の第５図（Ａ）　、　（
Ｂ）に示す工程以後の工程と同様にすることによって、
本実施例の半導体集積回路装置は完成する。なお、絶縁
膜４を除去する工程は、絶縁膜４Ａ′？ｒ除去する工程
である。

〔発明の効果〕

細孔によって設けられたメモリセルの容量部において、
その電荷蓄積部を半導体基板と電気的に分離された細孔
内部に設けることによって、隣接するメモリセルのそれ
ぞれの容量部から半導体基板内部に延びる誤動作全誘発
する不要な空乏頭載を除去することができる。従って、
高集積化にょって生ずるであろう隣接するメモリセルの
それぞれの容量部に生ずるリーク現象を防止することが
できる。

また、細孔によって般けられたメモリセルの容量部にお
いて、その電荷蓄積部ケ半導体基板と電気的に分離され
た細孔内部に設けることによって、半導体基板内に存在
するであろうα線によって生ずる不要な少数キャリアの
情報となる電荷に与える影響？防止し、かつ、細孔技４
を用いることによって、α線によって生ずる不要な少数
キャリアの影響を抑制し得る所定の電荷蓄積量を役ける
ことができる。

また、蓄積容量が主に絶縁膜上に形成されているため、
容量と基板間のリークを流が著しく小さ〈従来にくらべ
て情報保持時間管著しく長くできる。

また、細孔によって設けられた容量部の他に、隣接する
メモリセルの容量部とのリーク現象の影響がなく、かつ
、α線によって生ずる不要な少数キャリアによる影響の
少ない所定の半導体基板表面近傍に、情報となる電荷蓄
積部ケ静けることができる。従って、メモリセルの電荷
蓄積量全向上することができる。

また、半導体基板と第１容量プレートとの電気的分離の
ために細孔にそって設けられた絶縁膜によって、所定方
向の隣接するメモリセルの容量部間をｗ測的に分離する
ことができる。従って、その部分において、１，０００
Ｂ技術によるフィールド絶縁膜を必要とせず、メモリア
レイ部における集積度を向上することができる。

また、細孔寸法が１〔μｍ〕程度以上であっても、第１
容量プレート、第２容量プレート、容量絶縁膜、その他
の絶縁膜および必要があれば埋込み拐料によって充分に
細孔を埋込むことができる。

従って、細孔部上面部は平坦化され、その上部に形成さ
れるであろうワード線およびピッ１４９の加工バラツキ
を低減することができる。

さらに、隣接するメモリセルのそれぞれの容量部におけ
、＋　１Ｊ−り現象を防止シフ、かつ、その容量部にお
いてα線によって生ずる少数キャリアの影響を防止する
ことができ、かつ、α線によって生ずる不要な少数キャ
リアの影響を抑制し得る所定の電荷蓄積量ケ設けること
ができ、かつ、隣接するメモリセル間の所定部分の電気
的な分離ＫＬＯＣＯＳ技術によるフィールド絶縁膜？用
いないために、ＤＲＡＭ’ｌ”備えた半導体集積回路装
置の集積度を向上することができる。

以上、本発明渚によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
ることなく、その要旨を逸鋭し、ない範囲において種々
変更可能であることはいうまでもかい。

【図面の簡単な説明】

第１図は、本発明の一実施例を説明するためのＤＲＡＭ
を備えた半導体集積回路装置のメモリアレイ要部を示す
等価回路図、 第２図（Ａ）は、本発明の一実施例のＤ　ＲＡ　Ｍ　’
（ｒ−備えた半導体集積回路装置全説明するためのメモ
リセルの要部會示す平面図、 第２図の）は、第２図（Ａ）のＸ−Ｘ線における断面図
、 ｆｌＬ３図（Ａ）、第４図体）、第５図（Ａ）、第６図
（Ａ）　４第９図１（Ａ）、第１０図（Ａ）および第１
１図（Ａ）は、本発明の一実施例のＤＲＡＭ？備えた半
導体集積回路装置の製造方法全説明するための各製造工
程におけるメモリセルの要部を示す平面図、 第３図１（Ｂ）、第４図０３）、第５図０３）、第６図
（Ｂ）、第７図、第８図、第９図（Ｂ）、第１０図（Ｂ
）および第１１図（Ｂ）は、本発明の一実施例のＤＲＡ
Ｍ’に備えた半導体集積回路装置の製造方法’ｔｒ　Ｎ
Ｆｔ明するための各製造工程におけるメモリセルの要部
全示す断面図、第１２図は、本発明の一実施例のメモリ
セルによって横取したメモリアレイの要部を示す平面図
、第１３図（Ａ）は、本発明の仙の実施例のＤＲＡＭを
備えた半導体集積回路装置？説明するためのメモリセル
の要部１示す平面図、 第１３図０３）は、第１３図（Ａ）ノＸ−ｘ＆Ｉにおけ
る断面図、 第１４１伝）および第１５図（Ａ）は、本発明の他の実
施例のＤＲＡＭｉ備えた半導体集積回路装置の製造方法
７Ｆ−説明するための各製造工程におけるメモリセルの
要部を示す平面図、 第１４図０３）および第１５図（ト））は、第１４図（
Ａ）および第１５図（Ａ）のＸ−Ｘ線における断面図、
第１６図（Ａ）は、本発明の他の実施例のＤＲＡＭケ備
えた半導体集積回路装置を説明するためのメモリセルの
要部を示す平面図、 第１６図中）は、第１６図（Ａ）のＸ−Ｘ線における断
面図、 第１７図（Ａ）および第１８図（Ａ）は、本発明の他の
実施例のＤＲＡＭ金備えた半導体集積回路装置の製造方
法を説明するための各製造工程におけるメモリセルの要
部を示す平面図、 第１７図中）および第１８図の）は、第１７図（Ａ）お
よび第１８図（蜀のＸ−Ｘ線における断面図である。 図中、１・・・半導体基板、２，２Ａ・・・フィールド
絶縁膜、３．４．４Ａ、５，７，１３，１５゜１５Ａ　
、　１７　、２０　、２３　、２３Ａ　、　２３Ｂ・・
・絶縁膜、６．６Ａ・・・細孔、８．２１・・・接続孔
、９・・・第１容量プレー）、１０．１９・・・半導体
傾城、１１・・容腎絶縁膜（第３絶縁膜）、１２・・導
宙性材料、１４　埋込み材料、１６・・・第２容量プレ
ート、１８・ゲーＩｔ極およびワード線、２２・・・ビ
ット線である。 代理人　弁理士　高　橋　明　夫（−夕第　　６　　図 （Ｂ） 第　　γ　図 第１４図 （Ｂ） ／ 第１５図 （Ｂ）

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板の一生面に設けられた第２
   導電型の一対の第１半導体領塘と、該−列の第１半導体
   領域間の半導体基板の主面を核う絶縁膜上に形成された
   ケート電極とを有する絶縁ゲート型電界効果トランジス
   タと、該絶縁ゲート型電界効果トランジスタの一方の第
   １半導体頒域に直列接続された容量素子とを備えた半導
   体集積回路装置において、前記容量素子は、半導体基板
   の一生面部に設けられた孔部内の半涛体基板表面を覆っ
   て形成された第１絶縁膜と、前記第１絶縁映上に形成さ
   れ、かつその一端が前記第１半導体顧城と電気的に接続
   された第１の導電プレートと、該第１の導電プレート上
   に形成された第２絶縁膜と、該第２絶縁膜上に形成され
   た第２の涛宙プレートとを備えたことを特徴とする半導
   体集積回路装置。 ２、前記、容量素子の容量部は、第１の導電プレートと
   第２の導電プレートとの介在部分である第２絶縁膜ＶＣ
   電荷を蓄積し得ること全特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、第２絶縁膜は、第１絶縁膜に比べて高い誘電＊を有
   することを有することを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ４、前記第１絶縁膜下部の所定の半導体基板表面近傍部
   にも情報となる電荷を蓄積し得ること全特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。 ５、第１導電型の半導体基板の一生面に設けられた第２
   導電型の一対の第１半導体頭域と、該一対の第１半導体
   佃域間の半導体基板の主面を覆う絶縁膜上に形成された
   ゲート電極とを有する絶縁ゲート型電界効果トランジス
   タと、該絶縁ゲート型電界効果トランジスタの一方の第
   １半導体領域とに直列に接続された容量素子と全備えた
   メモリセルが、行列状に配置されてなる半導体集積回路
   装置において、前記容量素子が、半導体基板の一生面部
   に設けられた孔部内の表面を覆って形成された第１絶縁
   膜と、前記第１絶縁膜上に形成され、かつ、その一端が
   前記第１半導体領域とｔ集的に接続きれた第１の導電プ
   レートと、該第１の嗜雷ブレー１・土に形成された第２
   絶縁膜と一該第２舶１総膜上に設けられた第２の導電プ
   レートとを備え、かつ、少なくとも１つの当該容量素子
   と該容量素子と隣接する所定の他のメモリセルの容量素
   子との間が、前記第１絶縁膜によって電り（的に分離さ
   れていることを特徴とする半導体集積回路装置。